《半导体集成电路》考试题目及参考答案

《半导体集成电路》考试题目及

参考答案

2

3

4

1.双极性集成电路中最常用的电阻器和MOS集

成电路中常用的电阻都有哪些？

2.集成电路中常用的电容有哪些。

3.为什么基区薄层电阻需要修正。

4.为什么新的工艺中要用铜布线取代铝布线。

5.运用基区扩散电阻，设计一个方块电阻200

欧，阻值为1K的电阻，已知耗散功率为

20W/cm2,该电阻上的压降为5V,设计此电阻。

第4章TTL电路

1.名词解释

电压传输特性开门I关门电平逻辑摆幅

区宽度输入短路电流输入漏电流

静态功耗瞬态延迟时间瞬态存储时间

瞬态上升时间瞬态下降时间

瞬时导通时间

2.分析四管标准TTL与非门（稳态时）各管的

工作状态？

3.在四管标准与非门中，那个管子会对瞬态特

性影响最大，并分析原因以及带来那些困难。

4.两管与非门有哪些缺点，四管及五管与非门

的结构相对于两管与非门在那些地方做了改善，

5

并分析改善部分是如何工作的。四管和五管与非

门对静态和动态有那些方面的改进。

5.相对于五管与非门六管与非门的结构在那些

部分作了改善，分析改进部分是如何工作的。

6.画出四管和六管单元与非门传输特性曲线。

并说明为什么有源泄放回路改善了传输特性的

矩形性。

7.四管与非门中，如果高电平过低，低电平过

高，分析其原因，如与改善方法，请说出你的想

法。

8.为什么TTL与非门不能直接并联？

9.OC门在结构上作了什么改进，它为什么不会

出现TTL与非门并联的问题。

第5章MOS反相器

1.请给出NMOS晶体管的阈值电压公式,并解

释各项的物理含义及其对阈值大小的影响

（即各项在不同情况下是提高阈值还是降低

阈值）。

2.什么是器件的亚阈值特性，对器件有什么影

响？

3.MOS晶体管的短沟道效应是指什么，其对晶

6

体管有什么影响?

4.请以PMOS晶体管为例解释什么是衬偏效

应，并解释其对PMOS晶体管阈值电压和漏

源电流的影响。

5.什么是沟道长度调制效应，对器件有什么影

响？

6.为什么MOS晶体管会存在饱和区和非饱和

区之分（不考虑沟道调制效应）？

7♦7月iSjL/J日日月~%s特性曲线,指出饱和区和

非饱和区的工作条件及各自的电流方程（忽、

略沟道长度调制效应和短沟道效应）。

8.给出E/R反相器的电路结构，分析其工作原理

及传输特性,并计算VTC曲线上的临界电压值。

9.考虑下面的反相器设计问题:给定VDD=5V,

2

KN=30UA/V,VTO=1V

设计一个VOL=0.2V的电阻负载反相器电路,

并确定满足V0L条件时的晶体管的宽长比

（W/L）和负载电阻RL的阻值。

10.考虑一个电阻负载反相器电路:Wo=5V,

2

KN>=20UA/V,VTO=O.8V,RL=200KQ,W/L=2O

计算VTC曲线上的临界电压值（VOL、VOH、％L、

vIH）及电路的噪声容限,并评价该直流反相器

7

的设计质量。

1L设计一个VoFO.6V的电阻负载反相器,增强

型驱动晶体管V，

VTO=1VDD=5V

1）求和

2）求噪声容限VNML和VNMH

12.采用MOSFET作为nMOS反相器的负载器件

有哪些优点?

13.增强型负载nMOS反相器有哪两种电路结

构?简述其优缺点。

14.以饱和增强型负载反相器为例分析E/E反相

器的工作原理及传输特性。

15试比较将nMOSE/E反相器的负载管改为耗

尽型nMOSFET后,传输特性有哪些改善?

16.耗尽型负载nMOS反相器相比于增强型负载

nMOS反相器有哪些好处?

17有一nMOSE/D反相器，若VTE=2V,YTD=-2Y,

KNE/KND=25,VDD=2V求此反相器的身、低输

出逻辑电平是多少?

18.什么是CMOS电路?简述CMOS反相器的工

作原理及特点。

19.根据CMOS反相器的传输特性曲线计算ML

和VlH。

8

20.求解CMOS反相器的逻辑阈值，并说明它与

哪些因素有关?

21.为什么的PMOS尺寸通常比NMOS的尺寸

大?

22.考虑一个具有如下参数的CMOS反相器电

路:

VDD=3.3VVTN=0.6VVTP=-0.7VKN

22

=200uA/VKp=80uA/V

计算电路的噪声容限。

23.采用0.35um工艺的CMOS反相器,相关参

数如下:VDD=3.3V

2

NMOS：VTN=0.6V〃NCOx=60uA/V

(W/L)N=8

2

PMOS：VTP=-0.7V〃PCQX=25uA/V

(W/L)P=12

求电路的噪声容限及逻辑阈值。

24.设计一个CMOS反相器,

2

NMOS：VTN=0.6V〃NCOX=60UA/V

2

PMOS：VTP=-0,7V〃PCox=25uA/V

电源电压为3.3V,LN=Lp=0.8um

求时的

1)VM=L4VWN/WPO

2)此CMOS反相器制作工艺允许“N、YTP的

9

值在标称值有正负15。%的变化,假定其他参数

仍为标称值,求VM的上下限。

25.举例说明什么是有比反相器和无比反相器。

26.以CMOS反相器为例,说明什么是静态功

耗和动态功耗。

27.在图中标注出上升时间J下降时间tf、导

通延迟时间、截止延迟时间,给出延迟时间

tpd的定义。若希望3"，求WN/WP。

第6章CMOS静态逻辑门

1.画出F=A㊉B的CMOS组合逻辑门电路。

2.用CMOS组合逻辑实现全加器电路。

3.计算图示或非门的驱动能力。为保证最坏工作

10

条件下,各逻辑门的驱动能力与标准反相器的

特性相同,N管与P管的尺寸应如何选取?

4.画出F=XB7CD的CMOS组合逻辑门电路,并计

算该复合逻辑门的驱动能力。

5.简述CMOS静态逻辑门功耗的构成。

6.降低电路的功耗有哪些方法?

7.比较当FO=1时,下列两种8输入的AND门,

那种组合逻辑速度更快?

第7章传输门逻辑

一、填空

1.写出传输门电路主要的三种类型和他们的缺

点：

11

(1)，缺点：;

(2),缺点：；

(3),缺点：o

2.传输门逻辑电路的振幅会由于减

小，信号的也较复杂，在多段接续时，

一般要插入O

3.一般的说，传输门逻辑电路适合逻

辑的电路。比如常用的和

二、解答题

1.分析下面传输门电路的逻辑功能,并说明方

块标明的MOS管的作用。

2根据下面的电路回答问题:

分析电路,说明电路的B区域完成的是什么

功能,设计该部分电路是为了解决NMOS传输

门电路的什么问题?

3.假定反向器在理想的Voo/2时转换，忽略沟

道长度调制和寄生效应,根据下面的传输门电路

原理图回答问题。

传输晶体管网络vDD

I----------------------------I-I-

M——」_皿

1

月11—1%

I____~——____I

(1)电路的功能是什么?

(2)说明电路的静态功耗是否为零,并解释

原因。

4分析比较下面2种电路结构,说明图1的工

作原理,介绍它和图2所示电路的相同点和不同

13

点。

S

ri

12s

12o

图1

图2

5.根据下面的电路回答问题。

BC

A-J-ULT-L-OUT

已知电路B点的输入电压为2.5V,C点的输入

电压为0V。当A点的输入电压如图a时,画出

X点和OUT点的波形,并以此说明NMOS和

PMOS传输门的特点。

A点的输入波形

14

6.写出逻辑表达式C=A@B的真值表,并根据真

值表画出基于传输门的电路原理图。

7.相同的电路结构,输入信号不同时,构成不

同的逻辑功能。以下电路在不同的输入下可以完

成不同的逻辑功能,写出它们的真值表,判断实

现的逻辑功能。

8,分析下面的电路,根据真值表,判断电路实现

的逻辑功能。

15

第8章动态逻辑电路

一、填空

1.对于一般的动态逻辑电路，逻辑部分由输出

低电平的网组成，输出信号与电源之

间插入了栅控制极为时钟信号的，逻

辑网与地之间插入了栅控制极为时钟信号

的O

2•对于一个级联的多米诺逻辑电路，在评估阶

段：对PDN网只允许有跳变，对PUN

网只允许有跳变，PDN与PDN相连

或PUN与PUN相连时中间应接入o

二、解答题

1.分析电路，已知静态反向器的预充电时间,

16

赋值时间和传输延迟都为T/2o

说明当输入产生一个0->1转换时会发生什么

问题？当1->0转换时会如何？如果这样，描述

会发生什么并在电路的某处插入一个反向器修

正这个问题。

2.从逻辑功能，电路规模，速度3方面分析下面2

电路的相同点和不同点。从而说明CMOS动态组

合逻辑电路的特点。

A

图B

17

3,分析下面的电路，指出它完成的逻辑功能，说

明它和一般动态组合逻辑电路的不同，说明其特

4.分析下面的电路，指出它完成的逻辑功能，

说明它和一般动态组合逻辑电路的不同,分析它

的工作原理。

CLKr|

A

BT

CLK'

5.简述动态组合逻辑电路中存在的常见的三种

问题，以及他们产生的原因和解决的方法。

18

6.分析下列电路的工作原理，画出输出端OUT

的波形。

7.结合下面电路，说明动态组合逻辑电路的工作

原理。

19

第9章触发器

1.用图说明如何给SR锁存器加时钟控制。

2.用图说明如何把SR锁存器连接成D锁存器,

并且给出所画D锁存器的真值表

3.画出用与非门表示的SR触发器的MOS管级

电路图

4.画出用或非门表示的SR触发器的MOS管级

电路图

5.仔细观察下面RS触发器的版图,判断它是或

非门实现还是与非门实现

20

QQR

6.仔细观察下面RS触发器的版图,判断它是或

非门实现还是与非门实现

7.下图给出的是一个最简单的动态锁存器,判断

它是否有阈值损失现象,若有,说明阈值损失

的种类,给出两种解决方案并且阐述两种方案

的优缺点，若没有，写出真值表。

21

±CLK

D

8.下图给出的是一个最简单的动态锁存器,判断

它是否有阈值损失现象,若有,说明阈值损失

的种类,给出两种解决方案并且阐述两种方案

的优缺点，若没有，写出真值表。

CLK

-L

」D._.Q

C1工工”

CLK

9.下图给出的是一个最简单的动态锁存器,判断

它是否有阈值损失现象,若有,说明阈值损失

的种类,给出两种解决方案并且阐述两种方案

的优缺点,若没有,写出真值表。

10.解释下面的电路的工作过程画出真值表。

（提示注意图中的两个反相器尺寸是不同

22

的）

1L解释下面的电路的工作过程画出真值表。

CLK

D—1>^---

T

CLK

12.解释静态存储和动态存储的区别和优缺点

比较。

13.阐述静态存储和动态存储的不同的的存储

方法。

14.观察下面的图，说明这个存储单元的存储方

式，存储的机理。

23

T

CLK

15.观察下面的图，说明这个存储单元的存储方

CLK

±

D—————Q

TI

CLK

式,存储的机理。

16.说明锁存器和触发器的区别并画图说明

17.说明电平灵敏和边沿触发的区别，并画图说

明

18.建立时间

19.维持时间

20.延迟时间

2L连接下面两个锁存器使它们构成主从触发

24

器,并画出所连的主从触发器的输入输出波形

图

22.简述下时钟重叠的起因所在

23.下图所示的是两相时钟发生器，根据时钟信

号把下面四点的的波形图画出

elk_____________

24.反相器的阈值一般可以通过什么进行调节

25.施密特触发器的特点

26.说明下面电路的工作原理，解释它怎么实现

的施密特触发。

25

vout

27.画出下面施密特触发器的示意版图。

vout

28.同宽长比的PMOS和NMOS谁的阈值要大

26

一些

第10章逻辑功能部件

1、根据多路开关真值表画出其组合逻辑结构

的CMOS电路图。

KKY

10

11D

0

10D

1

2、根据多路开关真值表画出其01D传

输门结构的CMOS电路图。2

KK

103

11D

0

10D

1

01D

2

00D

27

3

3、计算下列多路开关中P管和N管尺寸的比例

关系。

.■VDD

T空

「一

KJHKHEKOHEKHH

KHLKHLKHLKrlL

D34LD24rDl-|rDC4r

4、根据下列电路图写出SUM和J的逻辑关系

式,并根据输入波形画出其SUM和Co的输出波

形。

28

如

h

r

Ch

Tr

A=l

B

c

5、计算下列逐位进位加法器的延迟，并指出如

何减小加法器的延迟。

&BQAyB-JA2B2&63

oco,

(=F―A

+

FA-

soS1

6、画出传输门结构全加器的电路图，已知下图

29

A

中的p=AEB。月

7、试分析下列桶型移位器各种sh输入下的输出

8、试分析下列对数移位器各种sh输入下的输出

情况。

30

第11章存储器

一、填空

1.可以把一个4Mb的SRAM设计成[Hirose90]

由32块组成的结构，每一块含有128Kb,由

1024行和列的阵列构成。行地址（X）、

列地址（Y）、和块地址（Z）分别

为、、位宽。

2.对一个512X512的NORMOS,假设平均

有50%的输出是低电平，有一已设计电路的静

态电流大约等于0・21mA（输出电压为1.5V时），

则总静态功耗为

,就从计算得到的功耗看，这个电

31

路设计的（“好”或“差”）。

3,一般的，存储器由、

和三部分组成。

4.半导体存储器按功能可分为：

和;非挥发存储器有

、和;

二、解答题

1.确定图1中ROM中存放地址0,1,2和3

处和数据值。并以字线WL[0]为例，说明原理。

图1一个4义4的ORROM

2.画一个2义2的MOSOR型ROM单元阵列,

要求地址0,1中存储的数据值分别为01和00。

并简述工作原理。

32

3.确定图2中ROM中存放地址0,1,2和3

处的数据值。并简述工作原理。

图2一个4X4的NORROM

4.画一个2X2的MOSNOR型ROM单元阵

列，要求地址0,1中存储的数据值分别为01

和01。并简述工作原理。

5.如图3为一个4X4的NORROM,假设此

电路采用标准的0.25pmCMOS工艺实现，确定

PMOS上拉器件尺寸使最坏的情况下VOL值不

会高于1.5V(电源电压为2.5V)O这相当于字线

摆为1V。NMOS尺寸取(W/L)=4/2。

图3一个4义4的NORROM

6.确定图4中ROM中存放地址0,1,2和3

33

处和数据值。并简述工作原理。

图4一个4义4的NANDROM

7.画一个2X2的MOSNAND型ROM单元阵

列，要求地址0,1中存储的数据值分别为10

和10。并简述工作原理。

8.预充电虽然在NORROM中工作得很好，但

它应用到NANDROM时却会出现某些严重的

问题。请解释这是为什么？

9.sram,flashmemory,及dram的区另U?

10.给出单管DRAM的原理图。并按图中已给

出的波形画出X波形和BL波形，并大致标出电

压值。

34

Write1Read1

WL

/--------------\一

口/2

11.试问单管DRAM单元的读出是不是破坏性

的？怎样补充这一不足？（选作）有什么办法提

高refreshtime?

12.给出三管DRAM的原理图。并按图中已给

出的波形画出X和BL1波形，并大致标出电压

值。（选作）试问有什么办法提高refreshtime?

WWL/\___________________

RWL/\

BL\J___________

13.对1TDRAM,假设位线电容为1pF,位线

预充电电压为1.25Vo在存储数据为1和。时单

元电容Cs（50fF）上的电压分别等于1.9V和

35

OVo这相当于电荷传递速率为4.8%。求读操作

期间位线上的电压摆幅。

14.给出一管单元DRAM的原理图，并给出版

图。

15.以下两图属于同类型存储器单元。试回答以

下问题：

(1)：它们两个都是哪一种类型存储器单元？分

别是什么类型的？

(2)：这两种存储单元有什么区别？分别简述工

作原理。

16.画出六管单元的SRAM晶体管级原理图。

并简述其原理。

第12章模拟集成电路基础

1.如图L1所示的电路，画出跨导对VDS的函数

36

曲线。

图1.1

2.如图1.3所示,假设yroo=0.6V,z=0.4V%，而

2^=0.7Vo如果匕从一。0到0变化，画出漏电流的

曲线。

37

图1.3

3.保持所有其他参数不变，对于L=Li和

L=2LP画出MOSFET的乙随相变化的特

性曲线。

4.什么叫做亚阈值导电效应？并简单画出

log/。％特性曲线。

5.画出图1.7中Mi的g和心随偏置电流Ii

的变化草图。

38

-Vdd

图1.7

6.假设图L9中的Mi被偏置到饱和区,计算电

路的小信号电压增益。

39

Vdd

Vout

Vin

图1.9

7.比较工作在线性区和饱和区的MOS为负载

时的共源级的输出特性。

8.在图1.10(a)所示的源跟随器电路中，已知

(W/L\=20/0.5,Ix=200M,ymo=0.6V,2次=0.7V,

2

AIC(=50M/V和？=0.4V%。

(a)计算匕=i.2v时的匕〃。

(b)如果h用图l.10(b)中的M2来实现，

求出维持M2工作在饱和区时(w/4的最小值。

40

图1.10(a)

图1.10(b)

9.如图LU所示,晶体管Mi得到输入电压的

变化△▼,并按比例传送电流至50。的传输线上。

在图LU(a)中,传输线的另一端接一个50豆的

电阻;在图UI(b)中,传输线的另一端接一

个共栅极。假设入=/=金。计算在低频情况下,两

种接法的增益*。

41

图1.11(a)

图

1.11(b)

10.什么是差动信号？简单举例说明利用差动信

号的优势。

11.在图L12所示的电路中,M2管的宽度是

42

M］的两倍。计算J.和7稔的偏置值相等时的小信

号增益。

12.图1.13电路中,用一个电阻而不是电流源

来提供1mA的尾电流。

已知:(W/“L2=

=2=

25/0.5fym0.6Vfp,(jm-50/JA/VJ2=/=o/ym3Vo

Q)如果R.上的压降保持在0.5V,则输入共

模电压应为多少?

(b)计算差模增益等于5时RD的值。

43

Vdd7dd

图1.13

13.在图1.14(a)中，假设所有的晶体管都相

同，画出当匕从一个大的正值下降时八和匕的草

图。

图1.14(a)

14.在图1.15中，如果所有的管子都工作在饱

和区，忽略沟道长度调制，求M4的漏电流。

44

16.假设图1.16中所有的晶体管都工作在饱和

区，且(W/L)3=(W/L)4，九=/=0,求晨的表达式。

图1.15

45

图1.16

17.简要叙述与温度无关的带隙基准电压源电

路的基本原理。

18.图11.17中，电路被设计成额定增益为10,

即I+R/R=10。要求增益误差为I%，确定A的

最小值。

46

-RI

第13章A/D、D/A变换器

1.简单给出D/A变换器的基本原理

2.给出DAC的主要技术指标及含义。

3.试比较几种常用的DAC的优缺点。

4.一个D/A变换器有10V的满量程输出，且分

辨率小于40mV,问此D/A变换器至少需要多少

位？

5.在图2.1中所示的T型D/A变换器中，设N

=8，匕EF=10V。当输入分别为10000000及

01111111时，求输出电压值。

47

图2.1

6.画出一个简单的用传输门实现的电压定标的3

位DAC。

7.D/A变换器的设计原则应从几个方面权衡。

8.简单给出A/D变换器的基本原理。

9.给出ADC的主要技术指标及含义。

10.试比较几中常用A/D变换器的优缺点，并

指出它们在原理上各有何特点。

11.一个4位逐次逼近型A/D变换器，若满量

程电压为5V,请画出输入电压为2.8V时的判

决图。

48

第二部分参考答案

第0章绪论

1.通过一系列的加工工艺，将晶体管，二极管等

有源器件和电阻，电容等无源元件，按一定电路

互连。集成在一块半导体基片上。封装在一个外

壳内，执行特定的电路或系统功能。

2.小规模集成电路（SSI）,中规模集成电路

（MSI）,大规模集成电路（VSD,超大规模集

成电路（VLSI）,特大规模集成电路（ULSI）,

巨大规模集成电路（GSI）

3,双极型（BJT）集成电路，单极型（MOS）集

成电路，BLCMOS型集成电路。

4.数字集成电路，模拟集成电路，数模混合集成

电路。

5.集成电路中半导体器件的最小尺寸如

MOSFET的最小沟道长度。是衡量集成电路加

工和设计水平的重要标志。它的减小使得芯片集

成度的直接提高。

6.名词解释：

集成度：一个芯片上容纳的晶体管的数目

49

wafersize：指包含成千上百个芯片的大圆硅

片的直径

diesize：指没有封装的单个集成电路

摩尔定律：集成电路的芯片的集成度三年每

三年提四倍而加工尺寸缩小后倍。

第1章集成电路的基本制造工艺

L减小集电极串联电阻，减小寄生PNP管的影响

2.电阻率过大将增大集电极串联电阻，扩大饱和

压降，若过小耐压低，结电容增大，且外延时下

推大

3.第一次光刻：N+隐埋层扩散孔光刻

第二次光刻：P隔离扩散孔光刻

第三次光刻：P型基区扩散孔光刻

第四次光刻：N+发射区扩散孔光刻

第五次光刻：引线孔光刻

第六次光刻：反刻铝

4.P阱光刻，光刻有源区，光刻多晶硅，P+区光

刻，N+区光刻，光刻接触孔，光刻铝线

5.NPN晶体管电流增益小，集电极串联电阻大，

NPN管的C极只能接固定电位

6.首先NPN具有较薄的基区，提高了其性能：N

阱使得NPN管C极与衬底断开，可根据电路需

50

要接任意电位。缺点：集电极串联电阻还是太大,

影响其双极器件的驱动能力。改进方法在N阱

里加隐埋层，使NPN管的集电极电阻减小。提

高器件的抗闩锁效应。

7.

51

52

第2章集成电路中的晶体管及其寄生效应

1.PNP管为四层三结晶体管的寄生晶体管，当

NPN晶体管工作在正向工作区时，即NPN的发

射极正偏，集电极反偏，那么寄生晶体管的发射

极反偏所以它就截止，对电路没有影响。当NPN

处于反向工作区时，寄生管子工作在正向工作

区，它的影响不能忽略。当NPN工作在饱和区

时寄生晶体管也工作在正向工作区，它减小了集

电极电流，使反向NPN的发射极电流作为无用

电流流向衬底。此时寄生效应也不能忽略

2.在实际的集成晶体管中存在着点和存储效应

和从晶体管有效基区晶体管要引出端之间的欧

姆体电阻，他们会对晶体管的工作产生影响。

3.MOS晶体管的有源寄生效应是指MOS集成

电路中存在的一些不希望的寄生双极晶体管、场

区寄生MOS管和寄生PNPN（闩锁效应），这些

效应对MOS器件的工作稳定性产生极大的影

响。

4.在单阱工艺的MOS器件中（P阱为例），由

于NMOS管源与衬底组成PN结，而PMOS管

的源与衬底也构成一个PN结，两个PN结串联

组成PNPN结构，即两个寄生三极管（NPN和

PNP）,一旦有因素使得寄生三极管有一个微弱

导通，两者的正反馈使得电流积聚增加，产生自

锁现象。

影响：产生自锁后，如果电源能提供足够大

54

的电流，则由于电流过大，电路将被烧毁。

5.版图设计时：为减小寄生电阻Rs和Rw,版图

设计时采用双阱工艺、多增加电源和地接触孔数

目，加粗电源线和地线，对接触进行合理规划布

局，减小有害的电位梯度；

工艺设计时：降低寄生三极管的电流放大倍数：

以N阱CMOS为例，为降低两晶体管的放大倍

数，有效提高抗自锁的能力，注意扩散浓度的控

制。为减小寄生PNP管的寄生电阻Rs,可在高

浓度硅上外延低浓度硅作为衬底，抑制自锁效

应。工艺上采用深阱扩散增加基区宽度可以有效

降低寄生NPN管的放大倍数；

具体应用时：使用时尽量避免各种串扰的引入，

注意输出电流不易过大。

6.在第二次光刻生成有源区时，进行场氧生长

前进行场区离子注入，提高寄生MOSFET的阈

值电压，使其不易开启；增加场氧生长厚度，使

寄生MOSFET的阈值电压绝对值升高，不容易

开启。

7.(1)增大基区宽度：由工艺决定；

55

(2)使衬底可靠接地或电源。

第3章集成电路中的无源元件

1.双极性集成电路中最常用的电阻器是基区扩

散电阻MOS集成电路中常用的电阻有多晶

硅电阻和用MOS管形成的电阻。

2.反偏PN结电容和MOS电容器。

3.基区薄层电阻扩散完成后，还有多道高温处

理工序，所以杂质会进一步往里边推，同时表面

的硅会进一步氧化。形成管子后，实际电阻比原

来要高，所以需要修正。

4.长时间较的电流流过铝条，会产生铝的电迁

移的现象，结果是连线的一端生晶须，另一端则

产生空洞，严重时甚至会断裂。

5.r(L/W)=R=lKL/W=5

I=V/R=lmA

P=(I*I*r)/(WL)公式变形

W=6.32

注意：这里各单位间的关系，宽度是微米时，要

求电流为毫安，功率的单位也要化成相应的微米

单位。

56

第4章TTL电路

1.名词解释

电压传输特性：指电路的输出电压VO随输入电

压Vi变化而变化的性质或关系（可用曲线表示,

与晶体管电压传输特性相似）。

开门/关门电平：开门电平VIHmim为保证输出

为额定低电平时的最小输入高电平（VON）；关门

电平VILmax.为保证输出为额定高电平时的最

大输入低电平（VOFF）。

逻辑摆幅：-输出电平的最大变化区间，

VL=VOH-VOLo

过渡区宽度：输出不确定区域（非静态区域）

宽度，VW=VIHmin-VILmaxo

输入短路电流HL.指电路被测输入端接地，而其

它输入端开路时，流过接地输入端的电流。

输入漏电流（拉电流，高电平输入电流，输入交

叉漏电流）HH.指电路被测输入端接高电平，而

其它输入端接地时，流过接高电平输入端的电

流。

静态功耗-指某稳定状态下消耗的功率，是电

源电压与电源电流之乘积。电路有两个稳态，则

57

有导通功耗和截止功耗，电路静态功耗取两者平

均值，称为平均静态功耗。

瞬态延迟时间td•从输入电压Vi上跳到输出电

压Vo开始下降的时间间隔。Delay-延迟。

瞬态下降时间tf-输出电压Vo从高电平VOH

下降到低电平VOL的时间间隔。Fall-下降。

瞬态存储时间ts.从输入电压Vi下跳到输出电

压Vo开始上升的时间间隔。Storage-存储。

瞬态上升时间tr.输出电压Vo从低电平VOL

上升到高电平VOH的时间间隔。Rise-上升。

瞬态导通延迟时间tPHL-（实用电路）从输入

电压上升沿中点到输出电压下降沿中点所需要

的时间。

2,当输入端的信号，有任何一个低电平时：

Q1饱和区Q2截至区

Q3饱和区Q4截至区

当输入端的信号全部为高电平时：

Q1反向区Q2饱和区

Q3饱和区Q4饱和区

3.Q5管影响最大，他不但影响截至时间，还影

响导通时间。

当输出从低电平向高电平转化时，要求Q5

58

快速退出饱和区，此时如果再导通时IB5越大，

则保和深度约大，时间就越长。

当输出从高电平向低电平转化时，希望Q5

快速的存储的电荷放完，此时要求IB5尽可能的

大。设计时，IB5的矛盾带来了很大的困

难。

4.两管与非门：输出高电平低，瞬时特性差。

四管与非门：输出采用图腾柱结构

Q3-D,由于D是多子器件，他会使Tplh明

显下降。D还起到了点评位移作用，提高了输出

电平。

五管与非门：达林顿结构作为输出级，Q4

也起到点评位移作用，达林顿电流增益大，输出

电阻小，提高电路速度和高电平负载能力。

四管和五管在瞬态中都是通过大电流减少

Tplh.静态中提高了负载能力和输出电平。

5.六管单元用有源泄放回路RB-RC-Q6代替了

R3

由于RB的存在，使Q6比Q5晚导通，所

以Q2发射基的电流全部流入Q5的基极，是他

们几乎同时导通，改善了传输特性的矩形性，提

高了抗干扰能力。当Q5饱和后Q6将会替它分

59

流，限制了Q5的饱和度提高了电路速度。

在截至时Q6只能通过电阻复合掉存储电荷,

Q6比Q5晚截至，所以Q5快速退出饱和区。

6.

由于六管单元在用了有源泄放回路，使Q2-Q5

同时导通，四管单元由于Q2进入饱和后，电阻

对Q5的基极电流有分流作用，四管单元此时是

由于Q2进入饱和区而Q5还未进入饱和区BC

段是所对应的传输特性曲线。所以说改善了传输

特性的矩形性。

7.输出高电平偏低:VCE3和R5上的电压过大,

可以通过减小VCE3和IC3来实现。

输出高电平偏高：VCE5上的电压偏高，可

60

以通过增加IB5来增大Q5饱和度。

8.当电路直接并联后，所有高电平的输出电流

全部灌入输出低电平的管子，可能会使输出低电

平的管子烧坏。并会使数出低电平抬高，容易造

成逻辑混乱。

9.去掉TTL门的高电平的驱动级，oc门输出端

用导线连接起来，接到一个公共的上拉电阻上，

实施线与，此时就不会出此案大电流灌入，Q5

不会使输出低电平上升造成逻辑混乱。

第5章MOS反相器

1•答：公式：VT=0)MS-2①F-*-交-舁

Cox“x

其中：

①MS为了消除半导体和金属的功函数差，

金属电极相对于半导体所需要加的外加

电压，一般情况下，金属功函数值比半

导体的小，①一般为负。

2叫是开始出现强反型时半导体表面所需

的表面势，也就是跨在空间电荷区上的电

压降。对于NMOS数值为正

61

"是为了支撑半导体表面出现强反型

Cox

所需要的体电荷所需要的外加电压。

于NMOS数值为正

察是为了把绝缘层中正电荷发出的电

Lox

力线全部吸引到金属电极一侧所需加的

外加电压，对于绝缘层中的正电荷，需

要加负电压才能其拉到平带，一般为负。

目是为了调节阈值电压而注入的电

荷产生的影响，对于NMOS,注入P型杂质，

为正值。

2.答:器件的亚阈值特性是指在分析MOSFET

时，当Vgs<Vth时MOS器件仍然有一个弱的反

型层存在，漏源电流Id并非是无限小，而是与

Vgs呈现指数关系，这种效应称作亚阈值效应。

影响：亚阈值导电会导致较大的功率损耗,

在大型电路中，如内存中，其信息能量损耗可

能使存储信息改变，使电路不能正常工作。

3.答：短沟道效应是指：当MOS晶体管的沟道

长度变短到可以与源漏的耗尽层宽度相比拟时，

62

发生短沟道效应，栅下耗尽区电荷不再完全受栅

控制，其中有一部分受源、漏控制，产生耗尽区

电荷共享，并且随着沟道长度的减小，受栅控制

的耗尽区电荷不断减少的现象

影响：由于受栅控制的耗尽区电荷不断减

少，只需要较少的栅电荷就可以达到反型，

使阈值电压降低；沟道变短使得器件很容易

发生载流子速度饱和效应。

4.答:对于PMOS晶体管，通常情况下衬底和

源极都接最高电位，衬底偏压VBK，此时不存在

衬偏效应。而当PMOS中因各种应用使得源端

电位达不到最高电位时，衬底偏压VBS>0,源与衬

底的PN结反偏，耗尽层电荷增加，要维持原来

的导电水平，必须使阈值电压（绝对值）提高，

即产生衬偏效应。

影响：使得PMOS阈值电压向负方向变

大，在同样的栅源电压和漏源电压下其漏源

电流减小。

5.答:MOS晶体管存在速度饱和效应。器件工

作时，当漏源电压增大时，实际的反型层沟道长

度逐渐减小，即沟道长度是漏源电压的函数，这

一效应称为“沟道长度调制效应”。

63

影响：当漏源电压增加时，速度饱和点在从

漏端向源端移动，使得漏源电流随漏源电压

增加而增加，即饱和区D和S之间电流源

非理想。

6.答：晶体管开通后，其漏源电流随着漏源电

压而变化。当漏源电压很小时，随着漏源电压的

值的增大，沟道内电场强度增加，电流随之增大,

呈现非饱和特性；而当漏源电压超过一定值时，

由于载流子速度饱和（短沟道）或者沟道夹断（长

沟道），其漏源电流基本不随漏源电压发生变化,

产生饱和特性。

7.答：

非饱和区:

64

条件：0<V<V-V

DSGSTH

方程：/小=：K%s-h)%s一：]

饱和区：

条件：MVGSYH<V

DS

方程：

8.解：

VEWTO时，Mi处于截止状态，不产生

任何漏极电流。随着输入电压增加而超过VT0

时，Mi开始导通，漏极电流不再为0,由于

漏源电压VDS=V0Ut大于Vin-VT0,因而MI初

始处于饱和状态。随着输入电压增加，漏极

电流也在增加，输出电压V°ut开始下降，最

终，输入电压大于VM+VTO,Mi进入线性工

作区。在更大的输入电压下，输出电压继续

下降，Mi仍处于线性模式。传输特性曲线如

65

图示:

1)VEVVTO时，Mi截止,Vout=VOH=VDD

=

2)Vin=VOH=VDD时，VoutVOL

Ml：VGS=Vin=VDD

==

VDSVOutVoL

**•VDS〈VGS-VTO

MI非饱和导通

IR=(VDD-Vout)/RL=(VDD-VOL)/RL

IM=KN((VGS-VT0)VDS-1/2VDS2)

=KN((VDD-VTO)VQL-1/2VOL2)

VIM=IR

=NVVOIKR2VKR

VOLVDD=VTO+1/KNRL-/(DD-T+/NL)-2DD/NL

为使VOL-*0,要求KNRL»1

66

3)Vi产VIL时，Mi：VGS=Vin=VIL

=

VDSVout

••VDS>VGS_VTO

MI饱和导通

IR=(VDD-VOUJ/RL

IM=1/2KN(VGS-VTO)?

2

=l/2KN(Vin-VT())

VIM=IR，对Vin微分，得：

-l/RL(dV0Ut/dVin)=KN(Vin-VT0)

VdV0Ut/dVin=-l

.*.VIL=Vin=VTo+l/KNRL

J此时V0Ut=VDD-l/2KNRL

4)Vin=VIH时，Mi：VGS=Vin=VIH

=

VDSVOut

・・VDS〈VGS-VTO

MI非饱和导通

67

IR=(VDD-VOUJ/RL

IM=KN((VGS-VTO)VDS-1/2VDS2)

2

=KN((Vin-Vro)Vout-l/2V0Ut)

VIM=IR，对VE微分，得：

-l/RL(dV0Ut/dVin)=KN(VOUt+(Vin-VTH)

dV0Ut/dVin-V0Ut(dV0Ut/dVin))

VdV0Ut/dVin=-l

AVIH=Vin=VTo+2Vout-1/KNRL

代回等式，得：72V/3KR

Vout=DDNL

**-VIH=VTO+-D/3KNRL-1/KNRL

9.解：Vout=VOL时，晶体管非饱和导通,vin=

VOH=VDD

・・・(VDD-V0Ut)/RL=KNXW/L)((VDD-VTO)VOL-

1/2VOL2)

5

代值解得：RL(W/L)=2.05X10Q

可以选择不同的W/L和曲值以满足

VOL=0.2V,在最终设计中二者的选取还需考

虑其他因素，如电路功耗与硅片面积。表中列

出了一些设计中W/L和RL可能的取值和对应

每种取值估算的平均直流功耗。

WRL(KP【）c

/LQ)average(u

68

W)

1205.058.5

2102.5117.1

368.4175.4

4513233.9

541.0292.7

634.2350.8

由表可见，随着RL的减小，直流功耗显著

增加，W/L也同时增加。若考虑降低平均直

流功耗，可选择较小的宽长比W/L和较大的

负载电阻RL，而制造较大的RL需要较大面积

的硅区，则还需要在功耗和面积之间折中。

V2

10.解：KN=KN(W/L)=40uA/V:.

1

KNRL=8V

OH=

Vin*^VTO时，驱动管截止，Vout=V

VDD=5V

=-+2

vOLVDD-VTO+1/KNRL\Z(VDD-VTOI/KNRL)-2VDD/KNRL=0.1

47V

VIL=VTO+1/KNRL=O.925V

VIH=VTO+7«VDD/3KNRL-1/KNRL=1.97V

.,.VNML=VIL-VOL=0.78V

VNMH=VOH-VIH=3.03V

69

VNML过小，会导致识别输入信号时发生

错误。为得到较好的抗噪声性能，较低的信号

噪声容限应至少为VDD的1/4,即VDD=5V时

取1.25Vo

11.解：

VOL=VDD-VTO+1/KNRL-J(VDD、TO+I/KNRL)2-2VDD/KNRL

代值解得KNRL=2

.-.VIL=VTO+1/KNRL=1.5V

+

VIH=VT0，8VDD/3KNRL-1/KNRL=3.1V

而VOH=VDD=5V

***VNML=VIL-VOL=0.9V

VNMH=V0H-VIH=1.9V

12.答：采用负载电阻会占用大量的芯片面积，

而晶体管占用的硅片面积通常比负载电阻

小，并且有源负载反相器电路比无源负载反

相器有更好的整体性能。

13.答：根据给增强型负载提供不同的栅极偏

压，负载晶体管可以工作在饱和区或线性

区。

70

饱和增强型负载反相器只要求一个独立的电

源和相对简单的制造工艺，并且VOH限制在

VDD-VTLo而线性增强型负载反相器的VOH=

VDD,噪声容限高，但需要使用两个独立的电

源。由于二者的直流功耗较高，大规模的数字

电路均不采用增强型负载nMOS反相器。

14.

解：1)VE=0时，Mi截止

ML：VDSL=

==

VGSLVDD-VoutVDD'VOL

••VDSL>VGSL-VTLML始

71

终饱和导通

==

VOutVOHVDD-VTL

2)VE=VDD时，Vout=VoL

Mi：VGSI=Vin=VDD

==

VDSIVOutVoL