电工电子技术基础课件：触发器与时序逻辑电路

电工电子技术基础

触发器和时序逻辑电路

教学目标触发器和时序逻辑电路电工电子技术基础1.了解时序逻辑电路特点，掌握时序逻辑电路组成及记忆功能。2.掌握双稳态触发器：RS触发器、可控RS触发器、JK触发器和D触发器逻辑功能。3.了解数码寄存器和移位寄存器结构和工作原理。4.了解同步和异步计数器内部结构和工作原理。第一节双稳态触发器本章目录第二节寄存器第三节计数器电工电子技术基础触发器和时序逻辑电路下一页上一页节首页

电工电子技术基础下一页上一页章目录非学无以广才，非志无以成学。——诸葛亮触发器和时序逻辑电路思政引例

思政引例电工电子技术基础下一页上一页章目录

触发器（Flip-Flop，FF）具有记忆功能的时序逻辑组件，记录二进制数字“0”和“1”。触发器由逻辑门电路组合而成，电路在任一时刻输出信号不仅取决于该时刻电路输入信号，而且还决定于电路原来状态。时序逻辑电路具有记忆功能。计数器、寄存器电路。RS触发器、K触发器和D触发器逻辑符号和逻辑功能，弄清触发器翻转条件。了解数码寄存器和移位寄存器及二进制计数器和二一十进制计数器的工作原理。触发器和时序逻辑电路第11章触发器和时序逻辑电路数字电路按照功能的不同分为两类：组合逻辑电路；时序逻辑电路。时序逻辑电路的特点：它的输出状态不仅决定于当时的输入状态，而且还与电路的原来状态有关，也就是时序逻辑电路具有记忆功能。组合逻辑电路的特点：只由逻辑门电路组成，它的输出变量状态完全由当时的输入变量的组合状态来决定，而与电路的原来状态无关，它不具有记忆功能。触发器是时序逻辑电路的基本单元。电工电子技术基础下一页上一页节首页触发器和时序逻辑电路触发器和时序逻辑电路数字电路组合逻辑电路时序逻辑电路基本单元特点逻辑门电路触发器无记忆功能有记忆功能逻辑功能触发方式边沿触发双稳态触发器单稳态触发器无稳态触发器RS触发器JK触发器D触发器T触发器电平触发主从触发电路结构四门钟控型维持阻塞型主从型工作状态下一页上一页章目录电工电子技术基础11.1双稳态触发器两个稳定的工作状态（1态和0态分类:a.按逻辑功能b.按其结构RS

触发器、JK

触发器、D触发器主从型触发器、维持阻塞型触发器特点：具有记忆功能电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器一、基本RS

触发器Q&&逻辑图G1G2SRQ图形符号

基本RS触发器由两个与非门交叉连接而成，具有记忆功能。

它有两个输出端Q

和，两者逻辑状态相反。两个稳定状态：Q=0，Q=1，称为复位状态(0态)；Q=1，Q=0，称为置位状态(1态)。电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器有两个直接输入端RDSD平时固定接高电位，处于1态。

加负脉冲后，触发器发生翻转。SD直接置位端(也称置

1

端)RD直接复位端(也称置

0

端)加触发负脉冲时Q

端的波形图为了分析方便，设：Qn

为原来的状态，称为原态；Qn+1

为加触发信号后的状态，称为新态或次态。Q&&逻辑图G1G2电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器Q&&逻辑图G1G2由逻辑图可求出基本RS

触发器的逻辑式简记分四种情况分析功能电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器当端加负脉冲时，不论触发器的初始状态是1态，还是0态，均有即将触发器置

0

或保持

0

态。当负脉冲除去后触发器的状态保持不变，实现记忆功能。即置0端有信号状态转换过程图解Q&&逻辑图G1G2电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器即置1

端有信号即将触发器置

1或保持

1态。当负脉冲除去后触发器的状态保持不变，实现记忆功能。当端加负脉冲时，不论触发器的初始状态是1

态，还是0态，均有状态转换过程图解G1G2Q&&逻辑图电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器这种情况，即将触发器保持原状态不变。

这种输入状态下，当负脉冲除去后，将由各种偶然因素决定触发器最终状态，因而禁止出现。基本RS

触发器状态表

Q0

1

01

0

11

1

不变0

0

禁用电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器逻辑功能

功能00不定

不允许010置0101置111保持

记忆RDSDQ逻辑符号复0端置1端当基本RS触发器由或非门组成时低电平触发QSQR高电平触发下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器二、可控RS

触发器SRQ图形符号S1SR1RC1CP(1)时钟脉冲

CP是一种控制命令，通过导引电路实现对输入端R和S的控制，即当CP=0时，不论R和S端的电平如何变化，G3

门和G4门的输出均为1，基本触发器保持原状态不变。增加G3

和G4

组成的导引电路

S

是置1

信号输入端，高电平有效R

是置0

信号输入端，高电平有效增加时钟脉冲输入端CP&&Q&&RSCP逻辑电路G1G2G4G3电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器

只有当时钟脉冲来到后，即CP=1

时，触发器才按R

、S

端的输入状态来决定其输出状态。

和是直接置0和直接置1端，就是不经过时钟脉冲的控制可以对基本触发器置0或置1，一般用于强迫置位。在工作过程中它们处于

1态。可控RS触发器逻辑式&&Q&&RSCP逻辑电路G1G2G3G4电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器四种情况分析CP=1时触发器状态转换和逻辑功能可控RS

触发器逻辑状态表

Qn+100Qn01110011

不定RS

可见当输入信号R

和S的状态相反时，时钟脉冲来到后，输出Q

端的状态总是与S

端相同。&&Q&&RSCP逻辑电路G1G2G3G4电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器可控RS

触发器波形图(初态Q=0)CPRSQ不定

因为RS触发器输入信号组合存在着禁用组合，所以为了克服这种现象引出JK触发器、D触发器。电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器逻辑功能功能00记忆011置1100置011不定不允许逻辑符号RSQN+1QN复0端置1端时钟信号直接置位端直接复位端空翻现象在一个CP脉冲的高电平期间，若输入信号发生变化，则触发器的状态会发生两次或多次变化，造成触发器动作混乱。下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——双稳态触发器已知高电平触发R-S触发器CP、R、S波形，且触发器原为0态，画出R-S触发器的输出波形。RSCP4321Q[例题]下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——双稳态触发器三、JK触发器非门作用是使两个触发器时钟脉冲信号反相。它由两个可控RS

触发器串联组成。J

和

K是信号输入端，它们分别与和Q

构成与逻辑关系，成为主触发器的S

端和R

端，即SRQ图形符号J1JK1KC1CPQ＇JKCPQSRCP主触发器从触发器1SR逻辑电路电工电子技术基础触发器和时序逻辑电路——双稳态触发器逻辑功能分析(1)

J=1，K=1设触发器的初始状态为0。这时主触发器的

当时钟脉冲来到后(CP=1)，

Q

端由0

1，使从触发器的S=1，R=0，当CP从1

下跳为0

时，非门输出为1，从触发器也翻转为1

态，从触发器与主触发器的状态是一致的。反之，设触发器初始状态为1，主、从触发器都翻转为0。

Q＇JKCPQSRCP主触发器从触发器1SR逻辑电路电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器JK触发器计数波形图CPQ

JK触发器在

J

=

1，K

=

1的情况下，来一个时钟脉冲，它就翻转一次，即

Qn+1=

，此时触发器具有计数功能。

Qn电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器Q＇JKCPQSRCP主触发器从触发器1SR逻辑电路

设触发器的初始状态为

0。当CP

=

1

时，由于主触发器的S=0，R=0，Q

端的状态仍为

0，保持不变。当CP下跳时，由于从触发器的S=0，R=0，也保持

0

态不变。

(2)J=0，K=0如果初始状态为1，一个时钟脉冲来到后，将保持1

态不变。电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器Q＇JKCPQSRCP主触发器从触发器1SR逻辑电路(3)J=1，K=0不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是1

态。(4)J=0，K=1

不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是

0

态。

电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器主从型触发器具有在CP从1

下跳为0

时翻转的特点，也就是具有在时钟脉冲下降沿触发特点。主从型JK

触发器的逻辑状态表

Qn+10

0

Qn0

1

01

0

11

1JKQnJK触发器波形图电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器JK触发器的逻辑符号和输入信号波形如图所示。设：触发器的初始状态为0态，试画出输出端Q的波形。CPJKQ

先确定触发时刻，再根据触发时刻前瞬间的JK状态和触发器的现态，确定触发后次态。第10章触发器及时序逻辑电路——双稳态触发器[例题]解题关键：下一页上一页节首页章目录电工电子技术基础四、D触发器

总之，输出端

Q的状态和该脉冲来到之前输入端

D的状态一致。即SRQJ1JK1KC1CP1D逻辑图将

JK

触发器转换为D触发器当D=1，即J=1，K=0

时，在CP的下降沿触发器翻转为(或保持)1态；

当D=0，即J=0，K=1

时，在CP的下降沿触发器翻转为(或保持)0

态。——数据触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器逻辑符号SRQD1DC1CPD触发器逻辑状态表DnQn+10011D触发器主要是维持阻塞型，是在时钟脉冲上升沿触发翻转上升沿D触发器逻辑符号SRQD1DC1CPD触发器上升沿波形图电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器Q1DC1CPD

触发器转换为T

触发器将D

触发器转换为T

触发器它的逻辑功能是每来一个时钟脉冲，翻转一次，即，具有计数功能。电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器四、D触发器1.逻辑电路QJQCPKC2.逻辑功能功能00复位11置1DQN+13.逻辑符号QQDCSDRD主从D触发器QQDCSDRD维持阻塞型D触发器(CP下降沿触发）(CP上升沿触发）1D下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——双稳态触发器五、T触发器1.逻辑电路QJQCPKC2.逻辑功能功能0记忆

1

计数TQN+13.逻辑符号QQTCSDRDQQTCSDRD(CP下降沿触发）(CP上升沿触发）QNQNT下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——双稳态触发器D触发器的逻辑符号和输入信号波形如图所示。设：触发器的初始状态为0态，试画出输出端Q的波形。CPDQ思考如果考虑RDSD和，该如何分析？[例题]下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——双稳态触发器[例题]

分析下图电路的逻辑功能。QQDCCPCPQ设触发器初始状态为0态。Q计数（每来一个CP脉冲，触发器状态翻转一次）触发器电路功能：下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——双稳态触发器触发器和时序逻辑电路——寄存器11.2寄存器

寄存器用来暂时存放参与运算数据和结果,一位触发器可寄存一位二进制数。寄存器分类

数码存入或取出方式串行方式并行方式数码寄存器移位寄存器一个脉冲控制下，各位数码同时存入或取出寄存器一个脉冲控制下，只存入或取出一位数码具有存、取数码和清零功能不仅能存放数码，还具有运算功能存N位数，用N个触发器下一页上一页章目录电工电子技术基础一、数码寄存器1.电路结构清零指令存数指令取数指令输入信号输出信号下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——寄存器2.工作原理110100011100000100101101取数清零存数下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——寄存器二、移位寄存器1.电路结构移位——移位寄存器分为：4位右移寄存器清0移位脉冲CPRD数码输入串行输出并行输出左移寄存器右移寄存器双向移位寄存器指寄存器中的数码在移位脉冲控制下依次移动位置。下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——寄存器2.工作原理CPRD输入数码1234注意：存放数码时，按从高到底的顺序。0100010001100011010110Q0Q1Q2Q3CP移位过程清01011000右移1位1100右移2位0110右移3位右移4位1011要串行输出1101，还必须再输入4各移位脉冲，才能从Q3端逐位输出。

可从触发器四端并行输出11010000下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——寄存器集成移位寄存器：74LS194(4位双向)、74LS198(8位双向)174LS194CR2345678161514131211109CR复位端右移数据输入端左移数据输入端工作方式选择端保持左移右移并行置数复位工作方式输入输出下一页上一页节首页章目录电工电子技术基础触发器和时序逻辑电路——寄存器触发器和时序逻辑电路——计数器11.3计数器

计数器同步计数器异步计数器加法/减法/可逆加法/减法计数器：随cp的输入，电路递增/递减计数可逆计数器：随cp的输入，电路可增可减计数二进制十进制任意进制二进制十进制任意进制下一页上一页章目录电工电子技术基础二进制计数器4位二进制加法计数器状态表计数脉冲数二进制数十进制数Q3Q2Q1Q0012345678

0

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

0

0012345678计数脉冲数二进制数十进制数Q3Q2Q1Q09101112131415

1

0

0

1

1

0

1

0

1

0

1

1

1

1

0

0

1

1

0

1

1

1

1

0

1

1

1

1

910111213141516

0

0

0

0

0电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——计数器一、异步二进制加法计数器二进制加法计数器状态表：

每来一个时钟脉冲，最低位触发器翻转一次；高位触发器在相邻低位触发器从1变为0进位时翻转。可用4个主从型

JK

触发器来组成异步4位二进制加法计数器。由于计数脉冲不是同时加到各触发器，它们状态变换有先有后，因而是异步计数器。Q3Q2Q0Q1QJKFF3QJKFF2CPCPQJKFF1CPQJKFF0清零CP计数脉冲电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——计数器二进制加法计数器工作波形图(以3位为例)Q0Q1Q2CP12345678Q3Q2Q0Q1QJKFF3QJKFF2CPCPQJKFF1CPQJKFF0清零CP计数脉冲电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——计数器

计数脉冲数

二进制数Q3

Q2

Q1

Q0012345678

0

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

0

0

计数脉冲数

二进制数Q3

Q2

Q1

Q091011121314151

0

0

1

1

0

1

01

0

1

111

0

01

1

0

11

1

1

01

1

1

116

0

0

0

0

二、同步二进制加法计数器电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——计数器如果计数器仍由四个主从型JK触发器组成，由二进制加法计数器的状态表可得出各位触发器J、K端的逻辑关系式：第一位触发器

FF0，每来一个时钟脉冲就翻转一次，故J0

=

K0

=

1；第二位触发器

FF1，在

Q0

=

1

时再来一个时钟脉冲才翻转，故J1

=

K1

=Q0；第三位触发器

FF2，在

Q1

=Q0=1

时再来一个时钟脉冲才翻转，故J2

=

K2

=Q1

Q0；第四位触发器

FF3，在

Q2=Q1

=Q0=1

时再来一个时钟脉冲才翻转，故J3

=

K3

=Q2

Q1

Q0。得出同步二进制加法计数器逻辑图。电工电子技术基础下一页上一页节首页触发器和时序逻辑电路——计数器由主从型JK触发器组成同步4位二进制加法计数器QQQQQ3