EDA技术期末试卷含答案

班级学号姓名密封线内不得答题PAGE第2页（共3页）一、单项选择题（30分）1.以下描述错误的是CA.QuaｒtuｓIＩ是Ａlｔera提供的FPGＡ／CPＬD集成开发环境B．Altｅra是世界上最大的可编程逻辑器件供应商之一Ｃ．MAX＋plusII是Ａltera前一代ＦPGA/CPLD集成开发环境ＱｕarｔusII的更新换代新产品D．QuaｒｔuｓＩI完全支持VHDL、Ｖｅriｌｏg的设计流程2.以下工具中属于FＰGA／CPLＤ开发工具中的专用综合器的是ＢＡ.ModelSimB.LeonarｄｏSpectrｕｍC.AｃtiveHDLD.QuarｔusII3．以下器件中属于Ｘilinx公司生产的是ＣA．ｉsｐLSI系列器件B.ＭAX系列器件C.XＣ95０0系列器件D.FLEＸ系列器件4．以下关于信号和变量的描述中错误的是BA．信号是描述硬件系统的基本数据对象,它的性质类似于连接线Ｂ.信号的定义范围是结构体、进程C．除了没有方向说明以外，信号与实体的端口概念是一致的D．在进程中不能将变量列入敏感信号列表中5．以下关于状态机的描述中正确的是BA.Moore型状态机其输出是当前状态和所有输入的函数B.与Moore型状态机相比,Mealy型的输出变化要领先一个时钟周期Ｃ.Meａｌy型状态机其输出是当前状态的函数D.以上都不对６．下列标识符中，B是不合法的标识符。A.PP0ﻩﻩB．ENDC.Not_Acｋﻩ Ｄ.sｉg７．大规模可编程器件主要有FPGＡ、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是C。A.CＰLＤ即是现场可编程逻辑器件的英文简称B．CPLD是基于查找表结构的可编程逻辑器件C.早期的CPLD是从ＧAＬ的结构扩展而来D．在Ａltｅｒａ公司生产的器件中,ＦLEX10K系列属ＣＰLD结构８.综合是EDA设计流程的关键步骤,在下面对综合的描述中，D是错误的。A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B．综合就是将电路的高级语言转化成低级的，可与FPGA／CPＬＤ的基本结构相映射的网表文件C.为实现系统的速度、面积、性能的要求，需要对综合加以约束,称为综合约束D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的(即综合结果是唯一的)9．嵌套使用IＦ语句,其综合结果可实现A。A.带优先级且条件相与的逻辑电路B．条件相或的逻辑电路C.三态控制电路D.双向控制电路１0.在ＶＨDＬ语言中，下列对时钟边沿检测描述中,错误的是D。A．ｉfclk'ｅvｅnｔandclｋ=‘１’tｈenB．ifｆaｌｌiｎg＿edgｅ(clk)thenＣ．ifclk’evｅnｔandclk=‘０’thenD．ifclｋ’stabｌeandnotcｌk=‘1’theｎ１1.下列那个流程是正确的基于EＤA软件的FPＧA／CＰLD设计流程BA.原理图／ＨDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B.原理图/HＤL文本输入→功能仿真→综合→适配→编程下载→硬件测试C.原理图／HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试;D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试１2．在VHDL语言中,下列对进程(PROCＥＳＳ）语句的语句结构及语法规则的描述中,正确的是A。A．PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成后,等待下一次进程启动B.敏感信号参数表中,应列出进程中使用的所有输入信号C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成Ｄ.当前进程中声明的变量也可用于其他进程13．下列语句中,不属于并行语句的是BﻩA．进程语句ﻩB．CAＳE语句ﻩC．元件例化语句ﻩＤ．WHEＮ…ＥLＳE…语句14.ＶHDL语言共支持四种常用库,其中哪种库是用户的ＶＨＤL设计现行工作库DﻩA.ＩEEE库ﻩB.VＩTＡＬ库 C．ＳＴD库ﻩD．WＯRK库１5.VHDＬ语言是一种结构化设计语言；一个设计实体(电路模块）包括实体与结构体两部分,结构体描述D。A.器件外部特性B．器件的综合约束C.器件外部特性与内部功能D.器件的内部功能二、EDA名词解释,写出下列缩写的中文含义(１0分）１.CPLＤ:复杂可编程逻辑器件2．ASIC：专用集成电路3．ＬUＴ：查找表4.EDA：电子设计自动化5.ROM:只读存储器三、程序填空题（20分）以下是一个模为２４（0~2３)的8421ＢCＤ码加法计数器VHDL描述，请补充完整LIBＲARYＩEＥE;USＥIＥEＥ.STD_LＯGIC_11６4.ALＬ;ENTITYｔbIＳＰORT(CLK:IＮＳＴD_LＯGＩC；ＳHI,ＧE：OUTINＴEGEREND;ARCHIＴEＣTUREbｈvOFtbISSIGNAＬSＨＩ1，GE1:INTＥGERRＡＮＧEBEＧIN PROCESS（ＣLK)BEGIN IFCLK＇ＥＶENＴANDＣＬK='１'then ＩFGE1=９ＴHENﻩGE1<＝０；SHI1＜=ＳＨI1+１；ELSIFSHI１=２ANDGE1＝3ＴＨEＮSHI1<＝０;GE1<=0;ELＳEGE1<=ＧE1+1;ＥNDIＦ; ＥNDIF;ENDPＲOCESＳ;GE<=GE1;SHI<=SHＩ1；ＥNDｂhv；四、程序改错题(仔细阅读下列程序后回答问题，12分）１ＬIBＲARＹIEEE;２UＳEIＥEＥ.ＳTD_LOGIC_1164．ALL;３ＵSEIＥEE.SＴD＿ＬOGIＣ_UNSＩGNED.ALL;4ＥNＴＩTＹgｃIS５PＯRT(CＬK:INSTD＿ＬOＧIC;6Q:OUTSTＤ＿ＬOＧＩC＿VＥCTOR(３DOWNTO0));7ＥNＤgc;８ARCHITECTUREｂｈｖOFgｃIＳ９ SIGＮAＬQ1:ＲＡNＧE０TＯ9;10BEGＩN1１ PROCESS(clk,Q)１2BEGIN1３ IFRISING_EDGＥ（CLK)THEN14ＩFＱ１<"１０01"ＴHEN1５ Ｑ1<=Q1+1;16 ELSE17Ｑ1<＝(ＯTHERS=>'0');18ENＤIＦ;１9ENDIF;20ENDＰＲOCEＳS;21 Q<=Q1;２２ＥNDｂhv;程序编译时,提示的错误为：Erｒor:Ｌine9：Fｉlee:\mｙwork\tｅsｔ＼gc．vhd：ＶHDLｓynｔaxerrｏr:sｕｂtypeinｄｉｃatｉonmusｔhavereｓoｌuｔioｎfuｎctｉonortypemark,butfoundＲANＧEinsｔeadＥｒroｒ：Liｎe11:Filee：\myｗoｒk＼test\gc.vhｄ:iｎteｒfａceDecｌaratｉoｎerroｒ:can'tｒｅａｄport"Q"oｆmodeOUT请回答问题：在程序中存在两处错误,试指出并修改正确(如果是缺少语句请指出应该插入的行号)答：（1)第9行有误，SＩＧNALQ1:ＲANGE0TO9数据类型有误，应该改成SIGNALQ1:ＳTD_LOGIC_ＶEＣTＯR(3DOWNTＯ0）（２)第１1行有误，敏感信号列表中不能出现输出端口,应该改成ＰROCESS(clｋ)五、(28分)1．试用VHＤL描述一个外部特性如图所示的Ｄ触发器。（1０分）参考程序如下：LIBＲARYIＥEＥ;UＳEＩEEE.STD_LOＧIＣ_1164.ALＬ;EＮTＩTYmyｄffＩＳPORT(CLK:ＩNＳＴD_LOGIC;D:ＩＮSTＤ_LOGＩC;Q:OUTSTD_ＬＯGIC)；ENＤ;ＡRＣHITECTUREｂｈvOFｍｙｄｆfISＢEGINＰROCESＳ(CLK)BEGINIFCLK＇EVＥＮTＡNDＣLK=＇１'THENQ＜=D；ENDＩF；ＥNDＰROCＥSS；END;２.下图为某一状态机对应的状态图，试用VＨDL语言描述这一状态机。(１8分)参考程序如下:LIBＲＡRYＩEＥE;USEＩEEE.ＳTD_ＬOGIC_116４.ALL;ENTITYFSM2ISPORT(clｋ,resｅｔ,iｎ１:INSTD_LＯGIＣ;ｏut1:OＵTSTD_LOGIＣ＿ＶECTOR(3ｄｏwnto0))；EＮＤ；ＡＲCHＩTECＴUREbhｖOFＦＳＭ2ISTＹPEstate_typeＩS(ｓ０,s1,ｓ２，s3);SＩGNALcuｒrent＿sｔatｅ,next_sｔaｔｅ：state_tyｐe;BEGINP1:PＲOCESＳ(cｌk,rｅsｅt)BＥGINＩFreｓet=‘1’ＥLSＩFcｌk=＇１＇ANDclｋ'EＶENTTHEＮcurｒent_staｔｅ<=neｘt_sｔate;EＮDＩF;ENDPＲＯCESS;P2:PROCESＳ(cｕrｒｅnt_ｓｔate）BEGＩNｃａsecurrｅnt_ｓtａｔeiｓＷHENs0＝>IFin1=‘１’EＬSEnｅxｔ_sｔate<=ｓ0；EＮDIF；ＷＨENｓ1=>ＩFiｎ1='０'ＴHＥNｎｅｘｔ_ｓtａte＜=S２;ELSＥｎext_stａte＜=s1;ENDIF；WHEＮs2＝＞IFin1='1'THENnｅxt_statｅ<=S3;ＥLSEｎext＿state<=s２;ＥNＤIＦ;WHENｓ3=＞ＩＦｉn１='0'THENｎｅｘt＿state<=S０;ELSEnext_staｔe<=s3;EＮDIF；enｄcase；ＥＮDPROCEＳS;p3:PＲＯCＥＳS（cuｒrent_stａte)ＢEGIＮcaseｃuｒrent_stateisWHENs0=>IFｉｎ1=‘1’THENoｕｔ1<=“１０01EＬSEout1<="0000";ENDIF;WHＥNs1=＞IFｉn1＝'０'ＴHENｏｕt1<＝"1１0０＂;