广工EDA电子技术实训报告

1 1 4 5 6第二阶段：SynopsysIC设计软件 7 7Lab2-1:BlockLevelDesign(UMC90) 10 16Lab2-3:DC-Topograph 18 19 21 23 23 27 29 32 36 39 42 45 51 54基本流程：步骤：1.打开工程文件；2.器件族的选择和管脚分配；3.新建嵌入式系统：Tools=>SOPCBuilder；6.设置基地址；7.设置主从关系；至此，例图如下：8.建立CPU的复位和异常地址：点击NiosIIMore“cpu”Settings方格；至此，例图如下：12.编译工程(编译前保存原理图)；步骤：1.下载工程(下载之前要为.sof文件标记Program/Configure检测盒)；3.在NiosIIIDE工作平台上，新建C/C++Application工程；4.选择工程模板；5.为C/C++应用工程添加源代码；6.设置系统库格式‘7.编译C/C++应用工程；8.调试代码：DebugAs->NiosIIHardware；至此，例图如下：9.设置适当的断点；10.查看变量内容和变量的值；11.改变外部硬件变量值，再次编译调试程序；12.验证程序功能；13.终止进程，保存文件；LCD1602控制芯片HD44780内部嵌入了字符液晶模块YM1602C，通过LCD的引脚，以高低电平组合构成实现自定义字符的显示，如显示汉字。13.打开quartus软件；14.新建工程，选择开发板类型；15.输入程序源代码(硬件描述语言选择自己熟悉的语言)；至此，例程如图(仅给出修改成我的名字的代码部分：ZENGLANWEIG16.编译程序；17.开发板连接到电脑；18.下载程序；19.验证功能；VGA显示到屏幕上主要依靠显示缓冲区、控制电路和BIOS程序组成。其中控制缓冲区数据操作、主时钟选择和D/A转换等功能;显示缓冲区提供显示数据缓存空间;视频BIOS作为控制程序固化20.打开编译环境，例如quartusii；21建.立工程，选择目标器件、语言种类；22.输入工程源代码；23.编译工程；至此，可以看一下电路原理图，例图如下：24.开发板连接到电脑；25.下载程序；26.验证功能；至此，验证的功能图如下：27.添加SOPC组件①在QuartusII新建工程“NiosLinux”；⑥添加epcs_controllerEPCS16控制器；⑩添加jtag_uart_0调试组件；至此，完成的NiosII硬件平台例图如下；28.自动设置基地址：System->AutoAssignBaseAddresses29.自动设置中断优先级：击System->AutoAs30.生成系统；31.生成PTF系统文；32.添加复位延时控制：Reset_Delay.v；34.保存.sof配置文件和生成.v软核verilogHDL文件；35.全编译：Processing->StartCompilation；36.把代码下载到DE2开发板上bash2.查找错误：在dc_shell-xg-g（dv在“output[8:0]z;”之后多加一行“reg[8:0]z;”或者“outputreg[8:0]z;”5.再次改错：-》修改“always@(aorborc)begin”这行改成“always@(aorbor（二）.编译与综合3.查看加法器结构：选中“lab1_DO01_add_0”后点击“CreateDesignSchematic”按钮看看这个加法器-》由图观测可猜测是Rippleadder类型。（三）.生成报告1.生成结构报告：选中“lab1”后再点击Design->ReportDesignResourc2生成面积报告：点击dv菜单Design->ReportArea然后重做9-13步，对比设定约束前后变化。-》由图知，加法器被综合成了pparch类型了。-》因为我们刚刚有针对Combination电路设定TimingConstraints,Tool随意帮我们挑选一个可以满足1ns以内完成计算的加法器。在dv命令行输入：7.时间报告对比：Lab2-1:BlockLevelDesign和一个loader，用以设定我们想加热的时间；cook_time[15:0]是对应timer的。timer在每个周期都会递减顶层设计的输入和输出描述如下：·reser复位microwavetimer的端口。如果rese改变到高电平，timer此时重新开始工作。unix%cdSYNOPSYS/launix%more.synopsys3.设定DesignVision为XG模式：4.检查库：对比.synopsys_dc_setup的内容：切记：副档名格式不一样的档案，在DC读取档案时，不可以一起读取！相同格式的档案如Verilog可以全部一起读取！没有个数限制。“COOK_TEMP”在设计里面选择“top(verilog)”，点OK。是否正确！set_operating_conditions–maxWCCON小插曲：输入命令的小技巧，直接在脚本了复制就行了，如下：2.设定线：4.查看顶层设计的视图：5.设定时钟端口的输入驱动长度：set_driving_cell–libraryfsd0aa6.设定除了时钟之外的所有输入端口的驱动长度：set_driving_cell–libraryfsdload_of”fsd0a_generic_core_wc/DF8.设定输入延迟：先选中所有输入端口，然后点击Attributes->OperatingEnvironment->InputDelay，RelativeTo9.设定输出延迟：在dv命令行输入：set_max_areacheck_design–multip由图知，出现了警告。端口报告：点击Design->Report始终报告：–bou–map_efforthigh–area_efforthigh）-》从Design最上层top开始一直到其最下层所有2.创建电路原理图：点击“CreateDesignSchematic”按钮，看看综合后的结果。约束报告：Design->ReportConstraints(click-》StartPoint:test->EndPoint:timer/seclsbnextreg[0]/D2.测试关键路径：点击“CreateDesignSchematic”按钮，将会弹出顶层电路原理图的视图。如图：3.报告乘法器的时间路径：时间报告：相当逼近CriticalPath。标准报告：点击“Design–>ReportDesignHierarchy”层次报告：点击“Design->ReportReference”2.设定功率约束和门级功率优化：3.优化后报告：面积报告：由图知，cellarea=154时间报告：由图知功率报告：-》是（Power改善许多，Timing/Arunix%cdSYNOPSYS/lab2.查看文件：查看.synopsys_dc.setup文件，然后再通过以下命令unix%more.synopsys_3.执行脚本：读入设计：design_vision-xg-t>source4.功率优化前报告：5.设定功率约束和门级功率损耗优化：6.功率优化后报告：！）Lab2-3:DC-Topographicalunix%cdSYNOPSYS/lab2.查看文件：unix%more.synopsys_如图：set_tcu_plus_files–max_tlupluslib/tluplus/u90.tluplus–tech2itf_ma在script.tcl里多了一行设定：create_mw_libCOOK_MWtechnologylib/umc_90nm_1p9m126_CIC.tfopen\-mw_re“lib/FSD0A_A_GENERIC_CORElib/FOD0A_B33_T33_GENERIC_IO”design_vision-topo>source在Timing方便其效能也能达到约3.36ns之等效能！我们从实验2-1可知，使用不准的WLM来做设计，实在太过之下，WLM所估的Power完全没有参考依据。Lab3-1:Top-levelSynunix%cdSYNOPSYS/lab2.查看实验：unix%cdSYNOPSYS/lab3/lab3-1unix%vi00_run.tclunix%vi01_import.tcl(输入所有unix%vi02_compile.tclunix%vi03_output2.执行所有脚本文件完成实验：unix%dv-f..dc_shell-xg-t–f注：如果机器太慢，建议直接读取cs_syn.ddc档案，然后继续第六步！注：如果CORETiming跟CHIPTiming相差比较大，表示CHIPBoundaryConstraint需再加强。这样才能将此CHIP_dc.tcl档案交给APRTool,当作APR时要给的unix%cdsynopsys/lab3/lab3-1/tbenc2.链接综合输出结果s_syn.vg和chip.sdf到pre-layunix%ln–s../../syn_dc/run/cs_unix%ln–s../../syn_dc/run/chip.sdf.3.查看tench文件和sdf文件：initial$sdf_annotate(chip.sdf,unix%ncverilogtestfixture.vcs_syn.vg–v../tpz973g.v+Lab3-2:CHIP-levelSynunix%cdSYNOPSYS/lab-》InputCellName:ipad_clk,ipad_reset,ipad_si,ipad_se,ipad_x7OutputCellName:opad_Y9~opad_Y4.查看01_import.tcl脚本文件，如图：-》lab3-1是切换到top-level（CS准备给予Top-lelab3-2是切换到chip-level(CHIP),准备给予CHIP-lev5.查看02_compile.tcl-》第一点：第二点：lab3-2比lab3-1多了下(因为本范例的CHIP.v所有Input/outputpadCellName分别是用ipad/opad开头，因此不用下太多行的6.查看03_output.tcl脚而言是没有任何的Constraints,sdf存档时就会有问题！dc_shell-xg-t>source../注：如果机器太慢，建议直接读取cs_syn.ddc档案，然后继续第八步。-》是，面积小一些，Timing一样是meet的！但唯一不同的是Chip-level比较方便又简单，可以不用写Top-levesconstraints（例如CORE_dc.tcunix%cdSYNOPSYS/lab3/lab3-2/tbenc2.在pre-layout仿真中，把综合输出结果链接到s_syn.unix%ln–s../../syn_dc/run/cs_unix%ln–s../../syn_dc/run/chip.sdf.3.查看bench文件和sdf文件：initial$sdf_annotate(chip.sdf,unix%vcs–Rtestfixture.vcs_syn.vg–v../tsmc18.v–v../t仿真数据（对地数据）单位：V波形：相位区别：红色线(输出电压)幅度比较大，青色线(输入电压)幅度比较小。数据记录：仿真数据（单位：mV）波形：数据记录：波形图：VVVVV仿真数据（单位：mV）信号发生器有效电压值仿真数据（单位：mV）(2).去掉R7之前输出波形(200mV/Div)：去掉R7之后输出波形(100mV/Div)：(3).这是虚拟电阻（都带有_VIRTUAL因为只有虚拟电阻才能更改其阻值！同样，电容，电感，三极管等等元件，只有虚拟元件才能更改其参数。输入(下面)输出(上面)波形：(1).性能：可以起到隔离前后电路的作用；(2).特点：它是一个电压串联负反馈放大电路，它具有输入阻抗高，输出阻抗低，输出电压能够在较大范围内跟随输入电压作线性变化以及输入输出信号同相等特点。波形图形图形fLfHfLfH(2).切换J1(即选择迟滞比较器的输出作为计数器的触发源)数码管变化(缓慢的加法计数，但比V2要(2).比较两种方法，得出如下结论：切断C2时波形变化类似方波，高低电平是立即发生的，不能消除按键抖动；连接C2时波形变化有一定倾斜，说明电容起到了延迟的作用，能够消除按键抖动，但两种方法的输出都是矩形波。(1).修改计数器电路，使得不显示高位(2).如图：示波器：数码管：由图知，切断R3后输入电压同样是倾斜上升的，有延迟作用，能起到消除直流稳压电源原理框图如图所示。原理图：ΩΩfΩfS1.桥式整流电路特点：负载上电压和电流方向始终不变，输出电流平均值比较高，脉动系电容滤波电路特点：简单易行，输出电压平均值高，适用于负载电流较小且其变化也较小的场合。2.计算稳压电路：(1).稳压系数S:S=(□UO/UO)/(□UI/UI).3.出现故障及其排除方法：(1).纹波电压的测量---用示波器测量