基于ARM的RID读写器基带控制电路设计

第一章绪论1.1研究背景随着物联网技术的蓬勃发展，射频识别（RID）技术作为物联网体系中的关键组成部分，其应用范围正在不断扩大。RID技术以其非接触式、高效率、高可靠性的特性，在物流、交通、门禁、支付等众多领域发挥着重要作用。然而，随着应用场景的复杂化和多样化，对RID读写器的性能要求也越来越高。基带控制电路作为RID读写器的核心组成部分，其设计直接影响到RID系统的稳定性和数据传输效率。传统的基带控制电路设计往往存在功耗高、抗干扰能力弱等问题，难以满足现代物联网应用的需求。因此，研究一种高效、稳定、低功耗的基带控制电路设计方案，对于推动RID技术的发展具有重要意义。ARM架构作为一种广泛应用的处理器架构，以其高性能、低功耗、易于集成等优点，在嵌入式系统领域占据了重要地位。将ARM架构应用于RID读写器的基带控制电路设计，可以有效提高读写器的处理速度、降低功耗，并增强系统的稳定性和可靠性。基于以上背景，本研究致力于设计一种基于ARM的RID读写器基带控制电路。通过深入研究RID技术的工作原理和基带控制电路的功能需求，结合ARM架构的优势，提出一种高效、稳定、低功耗的基带控制电路设计方案。该设计旨在提高RID读写器的性能，满足现代物联网应用的需求，推动RID技术的进一步发展[1]。1.2研究意义随着物联网技术的快速发展，射频识别（RID）技术作为物联网的关键组成部分，已经广泛应用于物流、仓储、门禁、支付等众多领域。RID读写器作为RID技术的核心设备，其性能直接影响到整个系统的稳定性和效率。因此，研究和设计一种高效、稳定的RID读写器基带控制电路具有重要的理论和实践意义。首先，基于ARM的RID读写器基带控制电路设计有助于提高识别效率和数据传输稳定性。ARM架构以其高性能、低功耗的特点，为RID读写器提供了强大的处理能力。通过优化基带控制电路的设计，可以实现更快速、更稳定的数据传输，提高RID读写器的识别效率和准确性，为物联网应用提供可靠的数据支持。其次，该研究有助于推动物联网技术的创新和发展。RID技术作为物联网的重要组成部分，其性能的提升对于推动整个物联网技术的发展具有重要意义。通过设计高效、稳定的RID读写器基带控制电路，可以进一步拓展RID技术的应用范围，提升物联网系统的整体性能，推动物联网技术的广泛应用和普及。此外，该研究还具有重要的经济价值。随着物联网市场的不断扩大，RID读写器的需求也在不断增加。设计一种高效、稳定的RID读写器基带控制电路，不仅可以满足市场需求，还可以提升企业的竞争力，为企业创造更多的商业价值。综上所述，基于ARM的RID读写器基带控制电路设计的研究具有重要的理论和实践意义，有助于推动物联网技术的创新和发展，提升物联网系统的性能，促进物联网技术的广泛应用和普及[2]。

第二章基于ARM的RFID读写器技术基础理论2.1RFID系统工作原理如图2-1所示，RFID系统由上位机、读写器和标签组成。图2-1RFID系统组成上位机主要负责读取器与标签间的正向通讯，并对读取器传回的标签资料进行管理。读取器一般包含基带处理电路，射频前端电路，以及一根天线，它用来接受来自主机的控制指令，按照指令将有关的内容编码，然后将其传送到标签上，并将其传送到标签上，再将其处理之后，再将其传回到主机，由其进行储存与解析，从而实现与标签之间的双向通讯。电子标签一般由芯片、天线及耦合部件构成，其中芯片主要由能量采集电路、调制解调器、数字逻辑单元以及内存等部件构成，每一个标签具有独特的标识代码，其作用是对读取器所发送的指令进行解析，并按照指令的内容将自身需要的信息反馈回来。RFID系统工作于860Mhz至960Mhz，读取器与标签之间的正向链路，读取器先将未调制的RF讯号发射至标签，再侦测其背向散射反应，将其转换为内部工作所需要的电能，再由读写器将其按规定频带进行调制，再由读写器传输至标签。在读写器的反向链路上，在收到读写器指示后，标签根据协议需求做出应答，选择性地对反馈信息进行编码，以MILLE代码或FM0代码来发送，该MILLE代码或者FM0代码被调制到一个预定的频带。如果读取器能够正确地接受和解码标签的反馈，那么就可以进行一次简单的射频识别通讯[3]。2.2RFID系统通信协议ISO/IEC18000-6C是一个制定射频识别读写器与读写器通讯规范的国际标准，可作为射频识别读写器基带信号处理的数字电路设计的借鉴。协议定义了读写器与标签的通讯频率，编码模式，调制模式，数据传输率等。阅读器和标签间的通讯为半双向通讯模式，也就是同步进行，只有一个方向的信息交换，在收到指令之后，标签要等到读取器发出一个指令，收到指令之后，才会给阅读器一个对应的响应信号[4]。表2-1列出了ISO/IEC18000-6C的物理层参数。表2-1ISO/IEC18000-6C物理层参数技术参数读写器到标签标签到读写器工作频段860MHz~960MHz860MHz~960MHz编码方式PIEMiller/FM0调制方式DSB-ASK/SSB-ASK/PR-ASKASK、PSK数据速率40~160Kbps40~640Kbps数据同步同步导引头校验方式CRC-16/CRC-5CRC-16

第三章基于ARM的RFID读写器基带控制电路设计3.1读写器基带信号处理电路系统方案设计3.1.1方案对比分析基带信号处理电路是RFID读写器中的一个关键部件，它的主要控制模块负责对应的数字电路的处理，并且对需要的射频装置进行合理的安排，其中包含了对系统的参数的设定，对传输信号的采样、编码、校验、调制、解调和解码，并且按照协议的规定，在一定的时间状态下进行跳跃，并且还担负着读取器与外设或应用主机的接口。基带信号处理电路的一种实现方式为：一种是在一个高度集成的MCU,ARM,DSP或FPGA内，完成一个基带信号处理电路的控制和处理；二是将控制单元与处理单元分开，如单片机+单片机，单片机+DSP，单片机+FPGA,DSP+FPGA，或者ARM+FPGA等分离式结构，前者实现协议分析、冲突避免等控制单元的作用，而后者则实现编码、解码、滤波、校验等功能。当前，在射频识别读写器中，射频识别芯片的基带处理电路还没有一个统一的标准，所以需要对它们进行分析和比较[5]。表3-1读写器基带信号处理电路设计方案对比芯片形式构成方式优点缺点单片单集成单片机电路简单，成本较低速度低，扩展能力弱单片单集成ARM可靠性高，速度快成本较高单片单集成DSP算力强，效率高控制、综合应用能力一般单片单集成FPGA频率高，可重配置成本较高单片双集成ARM+FPGA一体性强，功耗低资源较少双片双集成控制器+MCU电路简单，成本较低资源较少双片双集成控制器+DSP速度快，简单可靠成本较高双片双集成控制器+FPGA拓展性强，功能及资源丰富成本较高，电路较复杂对行业内各类产品的设计进行了归纳，如表3-1所示。其中，“单片单集成”的方式，因为芯片自身的技术局限性，导致了它的扩展能力不强，复用性也不高。“单片双集成”的方案，尽管是异质的，但是却以芯片的大小为代价，牺牲了芯片的资源，从而降低了性能。“双片双集成”的解决方案突破了芯片自身大小的局限，使得其在异质化的情况下，能够最大限度地保持芯片的资源与性能，能够适应大多数的应用场合，有着巨大的优越性，但是，这种方法的电路设计比较复杂，难以严格按照设计规范来实施[6]。3.1.2系统指标分析射频识别读写器的基带信号处理电路在实用化过程中，需要具备数据采集、处理、存储、传输等多个功能模块。要实现射频识别读写器的射频识别射频识别系统，并在多种应用场合下保持自适应能力，就必须确保射频识别射频识别射频识别射频识别系统的整体性能。使用的处理器必须具有行业顶级的主频，并且可以运行Linux等，以便对内存、输入输出设备进行高效的管理，并且还能够支持GUI，使其更加丰富和细致。FPGA需要具备高性能的存储接口、较高的数据带宽以及更多的逻辑资源，以满足更高的性能要求。例如，当数据比特宽度是16比特，传送速率是1600Mbps时，DDR3界面的数据传送频宽是16bi=Σ/ts(1600Mbps)3.2GB。同时，该系统还提供了大量的逻辑资源，为实现高复杂性逻辑的开发提供了方便，方便了设计者的调试与完善[7]。在内存和存储方面，要根据主控芯片的具体情况来决定。比如，有些国产DDR芯片是按照DDR技术规范的，但是因为国外的DDR芯片技术比较先进，而且上市时间也比较早，所以普通的主控芯片都是与国外公司兼容的，比如Sumsung、Micron等，如果直接用国产的DDR芯片，很容易产生不兼容、不稳定、系统无法运行等问题。若完全替换国产DDR，则会导致系统不兼容，不稳定，系统不能正常工作，所以，考虑到时间及成本，应该尽可能选用与之兼容的DDR或eMMC[8]。基于奈奎斯特抽样原理，本项目提出了一种基于逆向链路（从标签到读写器）的逆向链路（即从标签到读写器）的最大数据传输率（640Kbps)，其采样频率必须达到2倍以上，但在实际应用中，为了确保模数转换器的采样率，必须采用较高的采样倍数。精确度与用途的差异。举例说，在640kbps的反向链路速率下，要达到10倍的数据过取样，必须有6.4MSPS来支撑ADC的取样速率；同时，随着ADC的分辨位数的增加，最小信号电平的量化能力也增强，例如10比特分辨率和1.2V的ADC可以量化的最小模拟信号是101.2V/2=0.0012V。2V模数转换器可量化最小模拟讯号为101.2伏/2=0.0012伏.所以，在实际应用中，应该尽量选用高采样率，高分辨率，可调节采样率的模数转换器。电路的接口资源应该尽量丰富，可以很容易地扩充，并且可以根据不同的应用需求，在任何时候都能够进行个性化的界面设计，并且能够和外部设备进行互动。为此，通过参照行业内各种类型的母板，给出了一个电路系统的函数和指标，见表3-2。表3-2电路系统功能及指标类别功能和指标操作系统支持Linux系统逻辑开发支持FPGA开发模数转换采样率100MSPS、分辨率16bit内存4GBLPDDR4、4GBDDR4存储64GB串口支持串口通信功能Type-C支持镜像下载功能以太网实现有线网络通信功能，速率1000MbpsWi-Fi实现无线网络通信功能，速率100Mbps拓展接口引出空闲I0，提高拓展性3.1.3处理器与FPGA选型本项目以国产高性能可扩展的国产芯片RK3399Pro为主要控制单元，以国产高性能的FPGAPG2T390H为核心，采用“双芯片双集成”的结构，采用ARM+FPGA的结构，实现射频识别阅读器的基带信号处理电路。RK3399Pro是瑞芯公司最新发布的一款高性能、低功耗的旗舰级嵌入式处理器，其核心部件为FCBGA1372，包括多核处理器，神经网络处理单元，存储模块，多媒体编解码模块，丰富的外围设备接口模块，功能管脚资源。本芯片采用ARMv8体系结构，在Linux平台上运行，源代码全部开放，软件开发工具丰富，具备很好的应用生态。PG2T390H是由紫光同创自主研发的一款基于FBGA900结构的旗舰FPGA芯片，具有丰富的逻辑与时钟资源，具有足够的IO容量，并对DDR4存储接口提供了良好的支持。具有高性能的DDR4内存接口，配合完善的开发工具，使整个FPGA的开发流程得到了充分的支持[9]。3.1.4ADC选型模数转换器是一种将模拟信号与数字信号进行连接的一种电路，它把不断变化的模拟信号转化成数字信号。通过上文中所述的分析，ADC的选取主要依赖于取样频率与分辨力。为了保证信号的不失真重建，在实际应用中，为了提高系统的灵活性，通常使用可重配置的模数转换器。ADC的分辨率反映了ADC对最小模拟量的分辨能力，较高的分辨率意味着转换后的数字信号具有更高的精确度。针对当前国内高性能双通道模数转换器芯片研究的不足，本项目针对当前国内双通道模数转换器的需求，提出了一种新的研究思路。当前国内模数转换器芯片的取样速率约为100MSPS，列于表3-3中。表3-3国产高性能ADC对比厂商型号采样率分辨率通道数配置接口封装核芯互联CLAD12B8085MSPS12bit25bit并行QFN-64地芯科技2268A125MSPS14bit2SPIQFN-40中电二十四所SAD2284MQ100MSPS14bit2无CQFP-64云芯微YA16D125125MSPS16bit2SPIQFN-64芯炽科技SC123280MSPS12bit2SPIQFN-64芯佰微CBM92AD68125MSPS16bit2SPIQFN-64贝岭BLAD16D125125MSPS16bit2SPIQFN-64通过上表3-3对国产双通道高性能ADC的对比可以发现，各产品的指标、参数、功能都几乎无差别，而实际的芯片成本却存在巨大差异，综合比较后，选择了贝岭公司的BLAD16D125来实现模数转换功能。3.1.5内存与存储选型DDR，又叫双倍频同步动态内存，它可以在时钟的上下缘同时采集数据，具有比SDR高一倍的带宽。eMMC是一种将控制器与NANDFlash结合在一起的嵌入式多媒体卡，具有体积小，功耗低，容量大等特点，被广泛应用于移动嵌入式设备中。DDR与Flash的选用，在很大程度上是由主控单元所配合的机型决定的。RK3399Pro的CPU最多支持2个16位LPDDR4，最大4GB。RK3399Pro支持最大4GB的32位LPDDR3LPDDR3，并支持DDR3,DDR3L,LPDDR3。DDR3L,LPDDR3.RK3399Pro最大限度地支援eMMC5.1,8位数据位宽。表3-4中所列的是RK3399Pro型处理器所使用的DDR及Flash芯片。表3-4对RK3399Pro与DDR及Flash芯片进行了对比，可知在DDR芯片上，RK3399Pro以对国外机型的支援为主；Flash芯片上，国产江波龙以RK3399Pro为主，这两款DDR芯片与Flash的技术参数基本一致。在参照瑞芯公司的类似产品的基础上，选择了两个三星K4F6E3S4HM-MGCJ作为CPU，一个是三星K4E6E304EB-EGCF作为NPU，一个是江波龙公司的FEMDRW064G[10]。表3-4RK3399Pro兼容的DDR与Flash芯片厂商型号类别容量MicronMT52L512M32D2PFLPDDR32GBHynixH9CCNNNBJTALARLPDDR32GBSamsungK4E6E304EB-EGCFLPDDR32GBSamsungK4F6E3S4HM-MGCJLPDDR42GB/2ChannelMicronMTFC64GAZAQHDeMMC5.164GBSamsungKLMCG4JETD-B041eMMC5.164GBKingstonEMMC64G-M525eMMC5.164GB江坡龙FEMDRW064GeMMC5.164GB本课题采用BLAD16D125ADC，其最大可达125MSPS,16位精度可达16位，理论上可达到125MSPS*16bit0.25GB/s=，故所选用的DDR芯片应能达到最大数据吞吐率。PG2T390H为DDR4提供了一个64位DDR4数据信道，最高可达1866Mbps。这个接口可以提供64位DDR4数据信道，最高传输速度是1866Mbps，所以读取/写入数据带宽是1866Mbps*64bit=15GB/s，可以充分满足ADC对数据带宽的需求。通过对PG2T390H的测试结果进行了分析，得出了PG2T390H兼容的DDR及Flash芯片列表。从表3-5中可以看出PG2T390H兼容的DDR和Flash芯片的比较可知，在DDR芯片上，PG2T390H的主流是紫光国芯与华邦，但是目前市面上主流的紫光同创主板还是采用美光的DDR，而国产的DDR还未得到实际的检验，所以出于稳定性、成本及时间的考量，选择了美光公司的4片MT40A512M16LY，总线宽度为64比特。Flash芯片方面，PG2T390H是国产兆易科技提供的，也是通过紫光同创研发的主板测试，因此选用的是兆易科技GD25Q256D[11]。表3-5PG2T390H兼容的DDR与Flash芯片厂商型号类别容量紫光国芯SCE1IN8G322AFLPDDR41GB华邦W66CP2NQULPDDR40.5GBMicronMT40A512M16LYDDR41GBInfineonS25FL256Flash32MBMicronN25Q256Flash32MB兆易创新GD25Q256DFlash32MB3.1.6电路系统架构在选择了嵌入式处理器，FPGA，模数转换器，DDR,Flash等主要芯片之后，画出了整个电路系统的总体框架图，如图3-1所示。以RK3399Pro及PG2T390H为主要处理器，并与时钟、存、存、取、力及周边设备相结合，构成了一个完整的电路平台；对RK3399Pro、PG2T390H的12V的主电源进行了两个区域的降压处理；右边的FPC接头，是与我们自主研发的RF前端电路板相连，为以后的测试做准备；剩余的FPC接头起到扩充介面的作用。图3-1读写器处理电路系统架构3.2处理器与FPGA电路设计3.2.1处理器核心电源RK3399Pro是一种以CPU+NPU架构为核心的处理器，它主要由CPU来执行系统与应用，在大规模的并行运算中起到重要作用。RK3399Pro的CPU内核是一个CPU尺寸的核心，一个GPU，一个逻辑，一个逻辑，一个逻辑单元，每一个单元都有一个单独的电源区域，并且在它的管脚上加了一个去耦合电容，起到了滤波的作用。解耦器接近管脚并用作滤波器。图3-2是CPU核心电源的示意图，VDD_CPU_B_S0是对大核的电源，VDD_CPU_L_S0是对GPU的电源，VDD_GPU_S0是给GPU提供电源的，VDD_LOG_S3和VDD_CENTER_S0是对逻辑部件进行电源的[12]。图3-2RK3399Pro的CPU供电RK3399Pro处理器内置的NPU单元具备神经网络处理能力，NPU通过USB总线与CPU相连。NPU核心供电原理图如图3-3所示，NPU的电源设计与CPU相似，但NPU电源种类较少，其中NPU_VDD_CPU是NPU核心电源，NPU_CORE_VDD是NPU电源，NPU_LOGIC_VDD是NPU数字逻辑电源。图3-3RK3399Pro的NPU供电3.2.2FPGA核心电源PG2T390H的电源需求如表3-6所示，VCC是PG2T390H的内核电源，VCC_DRM是DRM电源，VCC_HP是HPIO区域电源，VCCA是模拟电源，VCCA_IO_G0是IO专用模拟电源，VCCIOCFG与PG2T390H的配置有关，VCCIO是IO驱动器电源。表3-6PG2T390H电源电源作用最大绝对电压(V)VCC内核逻辑电源1.1VCC_DRMDRM电源1.1VCC_HPHPIO区域电源1.1VCCA模拟电源2.0VCCA_IO_G010专用模拟电源2.06VCCIOCFGBank配置电源3.6VCCIOBank电源3.6HRIO:HPIO:2.0PG2T390H中的输入/输出模块（IOB）是以组方式分配的，每一组都是独立的，可以按要求供给不同的电压。PG2T390H的IOB分为HRIOB和HPIOB两种类型。PG2T390H将IOB划分为HRIOB(HighRangeInputOutputBlock,HRIOB）和HighPerformanceInputOutputBlock(HPIOB）。通常，HRIOB支援1.2到3.3伏特，而高压IOB支援1.2伏特到1.8伏特。HRIOB适合于低传输率的场合，而HPIOB适合于高性能的场合。图3-4所示为PG2T390H的功率供给示意图.根据芯片的函数管脚定义，可以看到PG2T390H可以划分为10个银行，BankL1~BankL7是HRIOB，而BankR5~BankR7是HPIOB。图3-4PG2T390H供电3.2.3上电时序控制电路设计本文采用的RK3399Pro和PG2T390H的电源网络较为复杂，并且对于电源时序有严格的要求，各电源电压须满足时序关系才能保证稳定工作，两者上电时序如图3-5所示和图3-6所示。图3-5RK3399Pro电源上电顺序图3-6PG2T390H电源上电顺序在RK3399Pro上电的过程中，首先供给VCC_BUCK5_S3，在起动RK3399Pro核逻辑电源VDD_LOG_S0的过程中，再供给中心逻辑电源VDD_CENTER_S0、辅助电源VCCA_0V9_S3、核心电源VCC_0V9_S3、核心电源VCC_1V8_S3，以及其它电源。PG2T390H上电的基本程序为：首先供给核心供电VCC及HPIO逻辑供电VCC_HP，再供给第二供电端VCCA_IO_G0，再供给供电端VCCIO_V8_S3。在不需要人为干预的情况下，用PMIC(PowerManagementIntegratedCircuit,PMIC)RK809-3来控制RK3399Pro的启动时序。图3-7显示了RK809-3的功能模块框图，该RK809-3包括一个5路可配置的直流-直流电源，为CPU和DDR等高功耗部件提供电力；9通道低电压型LDO电源，为低电流模组提供动力；其中，管理组态模块利用IIC对CPU进行控制，对各个输出端口的电压和时钟信号进行动态调整，对CPU的重置进行管理；内嵌的PMIC接受CPU的控制信号，对各个输出端口的电压、时钟信号和电源信号进行动态调整。对CPU重置进行管理；内置的音频编码与解码模块，完成了语音信号的输入与输出。当开机时，RK809-3根据RK3399Pro的上电时间和电压，根据RK809-3的工作原理，自动输出一个供电信号[13]。图3-7RK809-3功能框图对PG2T390H来说，上电源定时的控制方式与其他几种不同。本论文以紫光同创的PGC7KDCPLD作为控制芯片，利用一个独立的控制芯片，根据PG2T390H的上电时序，对PG2T390H的起动进行控制，再利用一个独立的控制芯片对PG2T390H进行驱动。如图3~8所示为PG2T390H的上电定时控制电路示意图，PGC7KD通过3.3V的单一电源进行供电，通电之后，PGC7KD开始动作，接着，根据PG2T390H的上电时序，对每个DC-DC模块进行顺序起动，从而实现PG2T390H的起动。图3-8PG2T390H上电时序控制电路示意图3.3内存与存储电路设计3.3.1内存电路在确定DDR芯片的选型后，根据芯片手册中对于DDR电路设计的描述和规定进行设计。DDR管脚信号如表3-7所示。

表3-7DDR信号（主机端）信号名称信号类型信号说明DDR_DQI/0双向数据信号DDR_DM0数据掩码信号DDR_DQSP/NI/0双向差分数据选通信号DDR_A0地址信号DDR_CLKP/N0差分时钟信号DDR_CKE0时钟使能信号DDR_CSN0片选信号DDR_ODT0片上终端使能信号DDR_RESETN0复位信号如图3-9所示为RK3399ProCPU内存接口与2片双通道LPDDR4芯片的连接示意图。图3-9RK3399ProLPDDR4拓扑结构图图3-10表示了LPDDR4的线路框图，每个信号都是按照数据线，时钟线，地址线之间的对应关系来进行分组。同时，LPDDR4采用双通道LPDDR4，采用T型点对点拓扑，整体阻抗特性及时序关系易于调控，因此，本项目提出一种基于LPDDR4的LPDDR4架构。RK3399ProNPU采用了与RK3399Pro相同的LPDDR3芯片，因此在此不作详细说明。图3-10LPDDR4原理图PG2T390H的DDR4接口被整合到HPIOB内，相应的HPIOB分布于BankR5,BankR6,BankR7,DDR4需要连接HPIOB来完成DDR4的应用。图3至图11显示了PG2T390H和DDR4内存的DDR4接口信号连接原理图，PG2T390H能够将4块16位DDR4芯片结合起来形成64位总线宽。按照PG2T390H芯片说明书中关于DDR4的设计流程，DDR4采用FLY-BY架构，针对这种结构中时钟、地址信号线路太长，若不添加端子匹配电阻，难以达到阻抗匹配，且信号端部极易反射，所以，为确保信号在总线上传输时能保持匹配，减小信号反射与串扰，提升总线的稳定与性能，如图3-12所示。VTT=VCCDDR/2=0.6V(3-1)图3-11PG2T390HDDR4拓扑结构图图3-12DDR4芯片原理图3.3.2存储电路RK3399Pro的记忆体功能是为RK3399Pro保存必要的系统固件。RK3399Pro采用了eMMC控制器，支持3种不同的数据带宽，分别为1、2、8位。如8所显示的那样。其中，eMMC_D[7:0]是主机与eMMC间的数据传送信道，当eMMC通电或者软复位之后，仅eMMC_D0能够进行数据传送，并且在进行初始化之后，能够将eMMC-D[3:0]或者eMMC[7:0]配置成传送4比特或8比特的数据；eMMC_CLK是一个时钟信号，它从主机端口输出，用来实现数据的同步和驱动。其中，eMMC_CLK是主设备的输出时钟，用来实现数据的同步传送，并对eMMC_CLK进行驱动；其中，eMMC_CMD被用来将指令发送给eMMC，而eMMC则将应答发送给主机；eMMC_STRB是由eMMC以与CLK频率一样的频率发送给主机，以实现主机端的同步数据接收[14]。表3-8RK3399ProeMMC控制器信号信号名称信号类型说明I/0eMMC_D[7:0]eMMC双向数据信号0eMMC_CLKeMMC时钟信号1/01eMMC_CMDeMMC_STRBeMMC双向命令信号eMMC双向数据选通信号eMMC器件工作在HS400模式下时，读写速率最高可以达到400MB/s。在时钟信号线上靠近RK3399Pro串联一个22Ω的电阻进行匹配设计，减少时钟信号的反射。eMMC的原理图如图3-13所示。图3-13eMMC电路原理图PG2T390H的存储器模块用来在PG2T390H以平行方式引导时，存储从Flash中提取配置数据，并完成引导。在图3~14中显示了PG2T390H的存储器模块的框图。本论文以紫光同创公司PGC7KDCPLD为主机，以平行组态方式将组态资料传送至PG2T390H。其工作原理是：PGC7KD的输出以设定的时钟来驱动Flash将组态资料送回，而FPGA则在CFG_CLK的驱动下，经由16位并联的数据接口读取PGC7KD的组态资料，完成开机。图3-14PG2T390H存储模块设计框图3.4通信接口电路设计3.4.1UART接口电路UART总线是一种采用一根数据接受线路和一根数据传输线路的双向串行异步通信总线。RK3399Pro单片机内部有5个串口通讯接口，既可以满足某些低速率串行通讯的要求，又可以用来进行系统的调试。RK3399Pro中的UART2是系统Debug接口，而物理层则是使用了一个标准的Micro-USB接口，它是RK3399Pro和PC机之间的通讯界面，它可以从PC机那里得到指令，并且可以对操作系统的操作进行打印。其具体的实现方法是利用USB接口转换TTL电路，完成USB电平到TTL电平的变换。USB转换TTL模块采用的是California的CH340C，它能够完成USB到串口的转换，见图3~15。3-15中，CH340C是5V的直流电源，由于Micro-USB接口是要与主机USB接口相连的，因此由5V电源管脚来提供电源，在图3-15中，VCC表示VCC_CH3400,VCC_CH400表示VCC_CH340_0,VC_CH340是VCC_CH340_0。以CH340C为供电，将100nF、10uF的电容置于CH340C的VCC管脚中，对其进行滤波。PG2T390H采用了与RK3399Pro完全一致的串行接口的设计原则及方法。图3-15RK3399ProDebug接口原理图3.4.2USBType-C接口电路Type-C属于USB3.0的范畴，USB3.0在USB2.0的基础上，增加了一组高速发送通道和接收通道，USB3.0引脚信号如表3-9所示，可以看出USB3.0是一种全双工的通信方式且完全兼容USB2.0。表3-9USB3.0信号信号名称信号类别说明说明D-I/0USB2.0差分数据负信号D+I/0USB2.0差分数据正信号StdA_SSRX-I高速差分接收通道负信号StdA_SSRX+I高速差分接收通道正信号000高速差分发送通道负信号StdA_SSTX-StdA_SSTX+0高速差分发送通道正信号USB3.0协议物理层规定了高速接收通道和高速发送通道要串联交流耦合电容，结合RK3399Pro的手册，高速发送通道的交流耦合电容要靠近接口放置，高速接收通道的AC耦合电容由设备端提供，无需另外串联耦合电容，耦合电容摆放位置如图3-16所示。图3-16USB3.0耦合电容连接示意图该设计采用RK3399ProUSB3.0控制管脚，并将100nF的电容置于接口处，并且尽可能选择0201包装的小型电容，这样可以减小阻抗间断带来的影响。由于本论文使用16引脚Type-C接口来完成系统固件的下载，所以对于数据传输的实时性、高带宽没有特别的需求，相对于完整的24引脚Type-C接口，16引脚Type-C接口去除了USB3.0的高传输信号和高速率的接收信号，保持了USB2.0的数据通道。唯一不同之处就是它不能支持USB3.0的速度。图3-18中显示了TypeC接口的电路示意图。图3-17USB3.0接口电路原理图图3-18Type-C接口电路原理图3.4.3以太网接口电路RK3399Pro内置了千兆以太网MAC控制器，它可以通过外部的以太网芯片来完成千兆网络的传输或者对网络端口的调试，选择瑞昱公司RTL8211E作为以太网芯片，它的应用流程图见图3-19,RK3399Pro内的GMAC控制器与RTL8211E之间的通讯是RGMII协议，其信号描述见表3-10。图3-19RTL8211E设计框图表3-10RGMII信号（主机端）信号名称信号类别连接方式说明TXCLK0靠近MAC端串联22Q电阻发送时钟输出RXCLK1靠近PHY端串联22Q电阻接收时钟输入TXCTL0靠近MAC端串联22Q电阻发送控制信号RXCTL1靠近PHY端串联22Q电阻接收控制信号MDC0直连管理接口时钟MDIOI/0直连管理接口数据TXD[3:0]0靠近MAC端串联22Q电阻发送数据RXD[3:0]1靠近PHY端串联22Q电阻接收数据图3~20中显示了RTL8211E的电路图。RTL8211E的工作时钟采用25MHz的被动晶体振荡器，其内部负载电容在9pF左右，同时考虑了电路板上的寄生参数，使其能够满足触发要求。为保证晶体内负载电容的匹配，在此基础上，设计了两组12pF电容，使其满足激发条件。在物理层接口中，使用RJ45接口进行一体化变压器，这样就可以减小设备的数目，减小印刷电路板的面积。图3-20RTL8211E电路原理图此外，PG2T390H也支持千兆以太网功能，选择了瑞昱的RTL8211FD，其与以太网芯片之间也采用RGMII协议进行通信，相关信号同表3-10所示，后续通过编写以太网的RTL电路模块可实现PG2T390H与上位机之间的网络通信。3.4.4Wi-Fi电路RK3399Pro支持SDIO3.0协议的Wi-Fi模组，SDIO一端为Host，一端为Device。Wi-Fi接口信号如表3-11所示。表3-11SDIO接口信号（主机端）信号名称信号类型连接方式说明SDIO_DQ[3:0]I/0串联33Q电阻SDIO数据SDIO_CLK0串联33Q电阻SDIO发送时钟SDIO_CMD1/0串联33Q电阻SDIO命令发送和接收Wi-Fi模组选择的是正基的AP6256，该型号Wi-Fi模组使用SDIO协议与Host通信，符合RK3399Pro的SDIO控制器的要求。AP6256的电路原理图如图3-21所示，射频天线输出设计采用的电容π型滤波电路，射频信号线的阻抗设置为50Ω，选择37.4MHz的无源晶振为AP6256提供正常工作的时钟基准源，该型号无源晶振负载电容为18pF，外部串联两个27pF的电容与该晶振内部的负载电容匹配。图3-21AP6256电路原理图3.5ADC电路设计ADC主要是对RF前端电路进行模拟降变换，然后将其转化成数字信号，再将其送至基带处理。在RF前端，经解调的I/Q通道的差分模拟讯号，经由FPC接头，输入至模数转换器的模拟引脚，再经由ADC将其转换成16位的数位讯号。为了减小在信号传递时的反射，BLAD16D125在ADC侧面串联22欧姆电阻，用于阻抗匹配设计。图3-22显示了BLAD16D125的工作原理。BLAD16D125的电源包括两个部分，一个是模拟电源，一个是数字驱动电源，一个是1.8V，两个部分的电源电路是一样的，一个电源电路的结构见图3-23，一个是用一个反馈电阻器RUP，一个是RDOWN，一个是通过调节一个反馈电阻RUP，一个是RDOWN。计算了回路中的反馈电阻器RUP和RDOWN的电阻值为18.7千欧，而VREF是LDO内0.8V的固定参考电压。图3-22BLAD16D125电路原理图图3-23BLAD16D125电源电路原理图（3-2）BLAD16D125对外部晶振的频率稳定度要求较高。如图3-24所示，本文将星通时频公司的SX3M100.000B10F30TNN单端有源晶振转换为差分时钟作为BLAD16D125外部时钟源，该款晶振能输出100MHz、±3ppm的时钟。默认不进行配置的情况下，BLAD16D125采样频率为100MHz。图3-24ADC输入时钟3.6电源电路设计电源系统的完整性直接关系到硬件电路的功能是否正常。本文设计的国产化RFID读写器基带信号处理电路的电源系统分为RK3399Pro和PG2T390H两部分，简化后的电源结构如图3-25所示。图3-25电源结构示意图对于嵌入式系统来说，由于其包含处理器、FPGA等对电源要求较高的芯片，所以其中的电源模块数量和种类远超一般系统，因此保证前级电源模块供给功率始终大于或等于后级各模块耗散功率是系统整体正常工作的必要条件。

结束语在科技飞速发展的今天，RFID（射频识别）技术已经广泛应用于物流、制造、交通等多个领域。RFID系统主要由标签、读写器和数据管理系统三部分组成，其中读写器是系统的核心组件之一。基于ARM的RFID读写器因其高性能、低功耗的特点，成为当前市场的主流选择。本文围绕基于ARM的RFID读写器基带控制电路设计进行了深入研究，旨在提高读写器的性能，降低成本，扩大其应用范围。本文首先介绍了RFID系统的工作原理和通信协议，这是理解RFID技术的基础。随后，详细阐述了基于ARM的RFID读写器基带控制电路的设计过程。在设计中，我们对不同的方案进行了对比分析，确保了设计方案的科学性和合理性。通过对系统指标的深入分析，我们选择了合适的处理器和FPGA，以及ADC、内存和存储设备。此外，我们还设计了电路系统的架构，确保了系统的稳定性和可扩展性。在电路设计部分，我们详细设计了处理器与FPGA电路、内存与存储电路、通信接口电路以及ADC电路。处理器与FPGA电路设计中，我们特别关注了核心电源的设计，确保了处理器和FPGA的正常工作。上电时序控制电路的设计也是电路设计中的一个重要环节，我们确保了各组件的上电顺序和时序符合设计要求。在通信接口电路设计中，我们考虑了UART、USBType-C、以太网和Wi-Fi等多种接口，以满足不同的通信需求。ADC电路设计则是为了实现对模拟信号的准确转换，以满足系统对信号处理的需求。总之，本文对基于