电子技术基础（第五版）课件 苏莉萍 第11、12章 集成触发器、时序逻辑电路

课题十一集成触发器11.1基本RS触发器11.2时钟控制的触发器11.3边沿触发器11.4各类触发器的相互转换课题小结

11.1基本RS触发器

图11.1基本RS触发器

11.1.2逻辑功能描述

通常用状态真值表、特征方程(次态方程)和状态转移图来描述触发器的逻辑功能。

1.状态真值表

基本RS触发器的逻辑功能可以用表11.1所示的状态真值表来描述。

2.特征方程(次态方程)、状态转移图及波形图

描述触发器逻辑功能的函数表达式称为触发器的特征方程或次态方程。由表11.1可得基本RS触发器的卡诺图，如图11.2(a)所示。图11.2基本RS触发器的卡诺图及状态转移图

由卡诺图化简得基本RS触发器的特征方程为

式中，Sd+Rd=1称为约束项。由于Sd和Rd同时为0又同时恢复为1时，状态Qn+1不确定，为了获得确定的Qn+1，输入信号Sd和Rd应满足约束条件Sd+Rd=1。

基本RS触发器共有两个状态：0态和1态。当Qn=0，输入SdRd=10或11时，使触发器状态保持为0态；只有SdRd=01时，才能使状态转移到1态。当Qn=1，输入SdRd=01或11时，状态将保持为1态；只有SdRd=10时，才使状态转移到0态。基本RS触发器的状态转移图如图11.2(b)所示。

如果已知Sd和Rd的波形和触发器的起始状态，则可画出触发器Q端的工作波形如图11.3所示。图11.3基本RS触发器波形图

11.1.3集成基本RS触发器

以TTL集成触发器74LS279为例，其逻辑符号如图11.4(a)所示。每片74LS279中包含四个独立的用与非门组成的基本RS触发器。其中第一个和第三个触发器各有两个Sd输入端(S1和S3)，在任一输入端加低电平均能将触发器置1；每个触发器只有一个Rd输入端(R)。图11.4(b)为第一个触发器的逻辑电路。

可用表11.2所示的功能表来描述74LS279集成电路的逻辑功能。图11.474LS279集成电路

11.2时钟控制的触发器

上述基本RS触发器具有直接置0、置1的功能，当Sd和Rd的输入信号发生变化时，触发器的状态就立即改变。在实际使用中，通常要求触发器按一定的时间节拍动作。这就要求触发器的翻转时刻受时钟脉冲的控制，而翻转到何种状态由输入信号决定，从而出现了各种时钟控制的触发器(简称钟控触发器)。按其功能，钟控触发器分为RS触发器、JK触发器、D触发器和T触发器。

11.2.1RS触发器

在基本RS触发器的基础上，加上两个与非门即可构成RS触发器，其逻辑图如图11.5(a)所示，逻辑符号如图11.5(b)所示。Sd为直接置位端，Rd

为直接复位端。当用作RS触发器时，Sd=Rd=1。S为置位输入端，R为复位输入端，CP为时钟脉冲输入端。图11.5RS触发器

1.RS触发器状态真值表

当CP=0时，G3、G4被封锁，输出均为1，G1、G2门构成的基本RS触发器处于保持状态。此时，无论R、S输入端的状态如何变化，均不会改变G1、G2门的输出，故对触发器状态无影响。

当CP=1时，触发器处于工作状态，其逻辑功能见表11.3。

2.特征方程、状态转移图及波形图

与基本RS触发器一样，可由表11.3得RS触发器的卡诺图，如图11.6(a)所示。

对卡诺图化简得RS触发器的特征方程为

式中，SR=0为约束项。

由真值表得到的RS触发器的状态转移图如图11.6(b)所示。图11.6RS触发器的卡诺图及状态转移图

如已知CP、S和R的波形，可画出触发器的工作波形如图11.7所示。图11.7RS触发器波形图

11.2.2JK触发器

在钟控RS触发器中，必须避免输入R和S同时为1的情况出现，这给使用带来不便。为了从根本上消除这种情况，可将钟控RS触发器接成如图11.8(a)所示的形式，同时将输入端S改成J，R改成K，这样就构成了JK触发器。它的逻辑符号如图11.8(b)所示。图11.8JK触发器

1.JK触发器真值表

当CP=0时，G3、G4门被封锁，J、K输入端的变化对G1、G2门的输入无影响，触发器处于保持状态。

当CP=1时，如果J、K输入端状态依次为00、01或10，输出端Qn+1状态与RS触发器输出状态相同；如果J、K=11，触发器必将翻转。JK触发器状态真值表如表11.4所示。

2.特征方程、状态转移图及波形图

由真值表得JK触发器的卡诺图如图11.9(a)所示，化简得JK触发器的特征方程为

由真值表得JK触发器的状态转移图如图11.9(b)所示图11.9JK触发器的卡诺图及状态转移图

如果已知CP、J、K的波形，可画出JK触发器的工作波形如图11.10所示。图11.10JK触发器波形图

11.2.3D触发器

RS触发器和JK触发器有两个输入端。有时需要只有一个输入端的触发器，于是将RS触发器接成图11.11(a)所示的形式，这样就构成了单输入端的D触发器。它的逻辑符号如图11.11(b)所示。图11.11D触发器

1.D触发器状态真值表

当CP=0时，D触发器保持原来状态。

当CP=1时，如果D=0，无论D触发器原来状态为0或1，D触发器输出均为0；如果D=1，无论D触发器原来状态为0或1，D触发器输出均为1。D触发器的状态真值表见表11.5。

2.特征方程、状态转移图及波形图

由真值表得D触发器的卡诺图如图11.12(a)所示，化简得D触发器的特征方程为

由真值表得D触发器的状态转移图如图11.12(b)所示。

图11.12D触发器的卡诺图及状态转移图

如果已知CP和D的波形，可画出D触发器的工作波形如图11.13所示。图11.13D触发器波形图

11.2.4T触发器

如果把JK触发器的两个输入端J和K连在一起，并把这个连在一起的输入端用T表示，就构成了T触发器，如图11.14(a)所示。其逻辑符号如图11.14(b)所示。图11.14T触发器逻辑图及逻辑符号

1.T触发器状态真值表

当CP=0时，T触发器保持原来状态。

当CP=1时，如果T=0，则T触发器保持原来状态；如果T=1，则T触发器翻转，相当于一位计数器。T触发器的状态真值表见表11.6。

2.特征方程、状态转移图

由真值表得T触发器的卡诺图如图11.15(a)所示，化简得T触发器的特征方程为

由真值表得T触发器状态转移图如图11.15(b)所示。图11.15T触发器的卡诺图及状态转移图

11.2.5空翻与振荡现象

(1)空翻现象：在CP=1期间，当输入信号发生变化时，使触发器的输出状态翻转两次或两次以上。

(2)振荡现象：在CP=1期间输入信号不发生变化，由于CP脉冲过宽，因互补性而使得输出反馈到输入端产生多次翻转(振荡)现象。图11.16空翻与振荡现象

11.3边沿触发器

11.3.1边沿JK触发器1.逻辑功能图11.17(a)所示是一种下降沿触发的JK触发器逻辑电路，其逻辑符号如图11.17(b)所示。边沿JK触发器的逻辑功能如表11.7所示。表中↓表示只有在CP时钟脉冲的下降沿时刻，触发器的输出才受输入J、K的控制。在CP时钟脉冲的其他时刻，触发器的输出不受输入J、K的控制，始终保持原来状态。图11.17边沿JK触发器

根据边沿JK触发器的功能表可以得到边沿JK触发器的特征方程为

图11.18所示为下降沿触发的JK触发器工作波形图。图11.18下降沿触发的JK触发器工作波形图

由此可见，边沿触发器仅在CP时钟脉冲的有效边沿到来时，触发器才发生输出状态的跳变，跳变后的状态也仅与该时刻的输入信号J、K的状态有关，而与此时刻前后的输入信号J、K的状态无关。这正是边沿触发型触发器抗干扰能力强的体现。

2.集成边沿JK触发器

JK触发器已做成各种集成电路，如74LS76，74LS112，74LS114，CD4027、4095、4096

等都是集成边沿JK触发器。

74LS112是TTL双下降沿JK触发器，其管脚排列图如图11.19所示。图11.1974LS112管脚排列图

11.3.2维持阻塞D触发器

1.逻辑功能

维持阻塞触发器也是一种边沿触发器，一般是在CP时钟脉冲的上升沿接收输入信号并使触发器翻转，其他时间均处于保持状态。使用较多的是上升沿触发的维持阻塞D触发器，其逻辑电路如图11.20(a)，逻辑符号如图11.20(b)。图11.20维持阻塞D触发器

维持阻塞D触发器的逻辑功能如表11.8所示。表中↑表示只有在CP时钟脉冲的上升沿时刻，触发器的输出才受输入D的控制。

与时钟控制D触发器一样，维持阻塞D触发器的特

征方程为

2.集成D触发器

常用的集成D触发器有74LS74、CD4013等。74LS74为TTL双上升沿D触发器，管脚排列如图11.21所示，CP为时钟输入端，D为数据输入端。图11.2174LS74管脚排列图

11.4各类触发器的相互转换

从逻辑功能来分，触发器共有四种类型：RS、JK、D和T触发器。在数字装置中往往需要各种类型的触发器，而市场上出售的触发器多为集成D触发器和JK触发器，没有其他类型触发器，因此，这就要求我们必须掌握不同类型触发器之间的转换方法。转换逻辑电路的方法，一般是先比较已有触发器和待求触发器的特征方程，然后利用逻辑代数的公式和定理实现两个特征方程之间的变换，进而画出转换后的逻辑电路。图11.22JK触发器转换成D触发器、T触发器和T'触发器

2.JK触发器转换成T触发器

触发器的特征方程为

比较公式(11－6)和(11－9)，可见只要取J=K=T，就可以把JK触发器转换成T触发器。图11.22(b)是转换后的T触发器电路图。

3.T'触发器

如果T触发器的输入端T=1，则称它为T'触发器，如图11.22(c)所示。T'触发器也称为一位计数器，在计数器中应用广泛。

11.4.2D触发器转换成JK、T和T'触发器

由于D触发器只有一个信号输入端，且Qn+1=D，因此，只要将其他类型触发器的输入信号经过转换后变为D信号，即可实现转换。

1.D触发器转换成JK触发器

2.D触发器转换成T触发器

3.D触发器转换成T'触发器图11.23JK触发器、T触发器和T'触发器

课题小结

(3)由于RS触发器存在约束条件，而时钟控制的触发器又存在空翻与振荡现象，使得在实际中人们更倾向于使用各种边沿触发器。使用边沿触发器要明确其工作时是处在上升沿还是下降沿，以防止错误。

边沿触发器由于抗干扰能力强、工作可靠，被广泛应用在寄存器、计数器、分频器等时序逻辑电路中。其中D触发器由于结构简单、价格便宜，应用更为广泛。

(4)从制造工艺上划分，触发器还可分为TTL、CMOS两大类，它们的外特性与TTL门电路、CMOS门电路的外特性相同，有关电路特点及使用时应注意的问题也和门电路相同。课题十二时序逻辑电路12.1时序逻辑电路的分析方法12.2计数器12.3寄存器课题小结

12.1时序逻辑电路的分析方法

时序逻辑电路按其触发方式分为同步时序逻辑电路和异步时序逻辑电路两类。

时序逻辑电路中，所有触发器的脉冲触发端与外接CP脉冲端相连(即所有触发器在外来CP脉冲作用下同时动作)的电路称为同步时序逻辑电路。

时序逻辑电路中，不同触发器的时钟脉冲不相同，触发器只在其CP脉冲的相应边沿才动作的电路，称为异步时序逻辑电路。

12.1.1同步时序电路分析

1.同步时序电路分析方法

同步时序电路的分析方法和分析步骤如下：

(1)写方程。方程式包含各触发器的激励方程(即每一个触发器输入端的函数表达式)，将激励方程代入相应触发器的特征方程即得到各触发器的次态方程(又称为状态方程)，再根据输出电路写出输出方程。

(2)列状态真值表。假定一个状态(现态)，将其代入次态方程就可得出相应的次态。逐个假定状态，并列表表示，即得状态真值表。

(3)画状态转移图。根据状态真值表，画出状态转移图。因为状态转移图直观，很容易分析其功能。

(4)画波形图。根据状态真值表、状态转移图和触发器的触发边沿形式(上升沿或下降沿)画出波形图。

(5)功能描述。用文字概括电路的逻辑功能。

2.同步时序电路分析举例

例12.1时序电路如图12.1(a)所示，试分析其功能。图12.1例12.1图图12.1例12.1图

解该电路中，时钟脉冲CP与每个触发器的时钟脉冲输入端相连接，故为下降沿触发的同步时序电路。

(1)写方程。

①激励方程为

②态方程：将上述激励方程代入触发器的特征方程中，即得每一个触发器的次态方程。

③输出方程：输出信号Q3Q2Q1Q0为对应四个触发器的输出。

(2)列状态真值表。假定一个现态，代入上述次态方程便得出相应的次态，逐个假定现态，并列表表示，得出相应的状态真值表，如表12.1所示。

(3)画状态转移图。由状态真值表可得相应的状态转移图，如图12.1(b)所示。

(4)画波形图。波形图如图12.1(c)所示。

(5)功能描述。由以上分析可知，图12.1(a)所示电路为同步四位二进制加法计数器，功能为记录CP脉冲的个数，计数范围从0000到1111。另外，它还可以对CP脉冲分频。所谓分频，是指将信号频率成比例地降低。将信号从电路输入端输入、由输出端输出时，频率降低到输入信号的几分之一，就叫几分频，该电路就叫几分频电路。在本电路中，Q0端是CP脉冲的二分频输出；Q1端是CP脉冲的四分频输出；Q2端是CP脉冲的八分频输出；Q3端是CP脉冲的十六分频输出。

例12.2时序电路如图12.2(a)所示，试分析其功能。图12.2例12.2图

解该电路为下降沿触发的同步时序电路。

激励方程为

次态方程为

输出信号为Q3Q2Q1Q0。

由次态方程得状态真值表如表12.2所示。

状态转移图如图12.2(b)所示，波形图如图12.2(c)所示。

12.1.2异步时序电路分析

1.异步时序电路分析方法

异步时序电路的分析与同步时序电路分析方法基本相同，只是还需写出时钟方程。

2.异步时序电路分析举例

例12.3异步时序电路如图12.3(a)所示，试分析其电路图12.3例12.3图

解由于该电路中4个上升沿D触发器的触发脉冲不相同(分别为CP0、CP1、CP2和CP3)，所以该电路为异步时序电路。

激励方程为

由于各触发器仅在其触发脉冲的上升沿动作，其余时间均处于保持状态，故在列电路状态真值表时，必须把触发条件列入其中。状态真值表见表12.3。

状态转移图如图12.3(b)所示，波形图如图12.3(c)所示。

12.2计数器

12.2.1计数器分类1.按CP脉冲输入方式分类按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其他触发器的输出，因此，触发器不是同时动作。

2.按计数增减趋势分类

按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。

加法计数器：计数器在CP脉冲作用下进行累加计数(每来一个CP脉冲，计数器加1)。

减法计数器：计数器在CP脉冲作用下进行累减计数(每来一个CP脉冲，计数器减1)。

可逆计数器：计数规律可按加法计数规律计数，也可按减法计数规律计数，由控制端决定。

3.按数制分类

计数器按数制分为二进制计数器、二十进制计数器和任意进制计数器。

二进制计数器：按二进制规律计数，最常用的有四位二进制计数器，计数范围从0000到1111。如例12.1中所示的电路就是同步四位二进制加法计数器。

二－十进制计数器(BCD码计数器)：按二进制规律计数，但计数范围从0000到1001。如例12.2中所示电路的同步十进制加法计数器，即为二十进制计数器，其输出状态符合BCD码的计数规则。

任意进制计数器(N进制计数器)：计数规律符合其他进制计数规则。

12.2.2计数器分析

1.二进制计数器

在例12.1和例12.3中，我们已经重点分析了同步四位二进制加法计数器和异步四位二进制减法计数器，现分析如图12.4所示计数器电路，加强对时序逻辑电路分析方法的掌握。图12.4三位二进制减法计数器

(1)写时钟方程和激励方程。

时钟方程为

激励方程为

(2)求次态方程。

将激励方程代入JK触发器特征方程，可得到次态方程如下：

(3)列出状态真值表。

设初始状态，代入次态方程依次推导出状态真值，如表12.4所示。

表12.4三位二进制减法计数器状态真值表

(4)画出状态转移图和波形图。

根据状态真值表可画出状态转移图和波形图，如图12.5(a)和图12.5(b)所示。图12.5三位二进制减法计数器

2.二－十进制减法计数器

例12.2中我们已经分析了同步十进制加法计数器，现分析如图12.6(a)所示的十进制减法计数器电路。它由T触发器组成，负跳变触发。为了实现从Q3Q2Q1Q0=0000状态减1后跳变为1001状态，在电路处于全0状态时与非门G2输出的低电平将与门G1和G3

封锁，使T1=T2=0。于是当计数脉冲到达后FF0和FF3翻转为1，而FF1和FF2维持0不变，以后继续输入减法计数脉冲时，电路工作情况就与同步二进制计数器一样了。

各触发器的激励方程为图12.6同步十进制减法计数器

输出方程为

各触发器的次态方程为

根据次态方程可列出转换真值表如表12.5所示。

由状态真值表可得相应的状态转移图如图12.6(b)所示。

3.N进制计数器

五进制加法计数器的逻辑电路如图12.7(a)所示。图12.7五进制加法计数器

其功能分析如下：

写出各触发器信号输入端的逻辑表达式即激励方程，即

将初始状态000代入激励方程，可得

当在C端输入第1个时钟脉冲后，根据各触发器信号输入端的逻辑状态即可确定各触发器的输出状态：F1翻转为1态，F2、F3维持0态，计数器状态变为001，将这个状态代入激励方程，便得到第1个时钟脉冲作用结束后各触发器的输入状态。根据这些状态，确定在C端输入第2个时钟脉冲后，计数器状态变为010。以此类推，即可得到相应的逻辑状态真值表，如表12.6所示

4.集成计数器及应用

下面介绍具有代表性的集成计数器74LS290和74LS161的逻辑功能及其应用。

1)集成计数器74LS290

74LS290为异步二五十进制加法计数器，其内部由4个下降沿JK触发器和两个与非门组成。74LS290组成的十进制计数器如图12.8所示，其中图12.8(a)是8421BCD码计数方式的连接电路，图12.8(b)是5421BCD码计数方式的连接电路。74LS290的状态转移如表12.7所示。图12.874LS290组成的十进制计数器

74LS290的功能表见表12.8，它具有如下功能：

(1)直接清零。当R0A和R0B为高电平、S9A和S9B至少有一个为低电平时，各触发器Rd端均为低电平，触发器输出均为零，实现清零功能。由于清零功能与时钟无关，故这种清零称为异步清零。

(2)直接置9(输出为1001)。当S9A和S9B为高电平、R0A和R0B至少有一个为低电平时，触发器F0和F3的Sd端及触发器F1和F2的Rd端为低电平，触发器输出为1001，实现直接置9功能。

(3)计数。当R0A、R0B及S9A、S9B输入均为低电平时，门R和门S输出均为高电平，各JK触发器恢复正常功能(实现计数功能)。使用时，务必按功能表的要求，使R0和S9各输入端满足给定的条件，在输入时钟脉冲的下降沿计数。

(4)功能扩展。用少量逻辑门，通过对74LS290外部进行不同方式的连接，可以组成任意进制计数器

①用74LS290组成七进制计数器。

当计数器从0000开始计数到0110，第7个脉冲的下降沿到来时，强迫计数器返回到0000状态，向高位产生进位。但按74LS290的计数规律，当计数到0110时，下一个计数状态为0111，不可能返回至零。因此在电路上采用反馈归零法，将反馈归零信号由0111引回(即R0=Q2Q1Q0)。当第7个脉冲下降沿到来时，状态由0110→(0111)→0000，显然0111仅是由0110→0000的过渡状态。计数器电路连接图和波形图如图12.9所示。图12.9七进制计数器电路图及波形图

②用两块74LS290组成百进制计数器。

将两块74LS290进行级联，

组成的百进制计数器如图12.10所示。其中，Q30Q20Q10Q00为个位输出，Q31Q21Q11Q01为十位输出。图12.1074LS290扩展为百进制计数器

2)集成同步计数器74LS161

图12.11为中规模集成四位同步二进制计数器74LS161引脚排列图。图12.1174LS161引脚排列图

表12.9是74LS161的功能表，它给出了当EP和ET为不同取值时电路的工作状态。

用74LS161的同步预置端构成的六－十进制计数器如图12.12所示。图12.12六－十进制计数器

3)二进制可逆集成计数器74LS169

74LS169是同步可逆集成计数器。同步加/减计数器实际上是将同步加法计数器和减法计数器合并在一起，通过一根加/减控制线选择加法计数或减法计数。74LS169引脚排列如图12.13所示。图12.1374LS169逻辑功能图

74LS169的功能表如表12.10所示。

图12.14(a)是利用74LS169实现的六进制减法计数器电路。减计数时预置数为0101。状态转移图如图12.14(b)所示。图12.14六进制减法计数器

12.3寄存器12.3.1数码寄存器数码寄存器是存放二进制数码的电路。由于触发器具有记忆功能，因而它是数码寄存器的基本单元电路。D触发器是最简单的数码寄存器。在CP脉冲作用下，它能够寄存一位二进制代码。当D=0时，在CP脉冲作用下，将0寄存到D触发器中；当D=1时，在CP脉冲作用下，将1寄存到D触发器中。图12.15为由D触发器组成的四位数码寄存器，在存数指令脉冲CP作用下，输入端的并行四位数码将同时存到4个D触发器中，并由各触发器的Q端输出。图12.15四位数码寄存器

12.3.2移位寄存器

移位寄存器具有数码寄存和移位两个功能。若在移位脉冲(一般就是时钟脉冲)的作用下，寄存器中的数码依次向右移动，则称右移；如依次向左移动，称为左移。具有单向移位功能的称为单向移位寄存器；既可右移又可左移的称为双向移位寄存器。图12.16所示电路就是一个四位左移位寄存器。图12.16所示电路为下降沿触发的JK触发器组成的四位左移移位寄存器。

图12.16中，SL为左移串行输入端，Q3Q2Q1Q0为并行输出端。图12.16四位左移移位寄存器

表12.11列出了当SL=1011时四位左移寄存器的移位情况，图12.17为四位左移寄存器的波形图。图12.17波形图

12.3.3集成移位寄存器

1.典型移位寄存器介绍

74LS194是一种典型的中规模集成移位寄存器。它是由四个RS触发器和一些门电路构成的四位双向移位寄存器。其电路图如图12.18所示，功能表如表12.12所示。图12.1874LS194四位双向移位寄存器逻辑电路图

2.移位寄存器的应用

1)移位寄存器的扩展

将两片74LS194进行级联，则扩展为八位双向移位寄存器，如图12.19所示。其中，第Ⅰ片的SR端是八位双向移位寄存器的右移串行输入端，第Ⅱ片的SL端是八位双向移位寄存器的左移串行输入端，D0~D7

为并