计算机组成原理

第一章计算机系统概论一、计算机系统的基本组成

由具有各类特殊功能的信息（程序）组成计算机系统计算机的实体如主机、外设等硬件软件按任务需要编制成的各种程序用来管理整个计算机系统系统软件应用软件语言处理程序操作系统服务性程序数据库管理系统网络软件软件硬件和软件是相辅相成的，它们的有机结合构成了计算机系统。

二、计算机软件系统的基本组成三.计算机硬件系统的基本组成

1.冯·诺依曼计算机的特点

1945年美籍匈牙利数学家冯·诺依曼等人在研究EDVAC机时提出了“存储程序”的概念。存储程序思想（冯·诺依曼思想）：

将指令和数据以同一形式（二进制）存入计算机的同一存储装置（存储器）中，使得计算机在工作时能自动（不需人工干预）、高速地从存储器中取出指令加以执行，并自动转入到下一条指令执行。存储程序机（冯·诺依曼机）：以存储程序思想为基础结构的计算机，统称为“存储程序机”。这类计算机的主要特点如下：（1）计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成。（2）指令和数据以同等地位存放在存储器中，并按地址访问。（3）指令和数据均以二进制代码表示（4）指令由操作码和地址码组成（5）指令在存储器内顺序存放（6）以运算器为核心算术运算逻辑运算存放数据和程序将信息转换成机器能识别的形式将结果转换成人们熟悉的形式指挥程序运行冯·诺依曼计算机硬件框图存储器输入设备运算器控制器输出设备2.现代计算机结构——以存储器为核心程序存储器输出设备输入设备运算器控制器数据结果计算ALU主存辅存CPU主机I/O设备硬件CU3.现代计算机硬件框图存储器输入设备运算器输出设备控制器ALUCPU主机I/O设备CU主存3.计算机各部件的结构和功能

运算器MQACCALUX用来完成算术运算和逻辑运算，并将运算的中间结果暂时存放在运算器内。由算术逻辑单元ALU及寄存器构成。ALU（ArithmeticLogicUnit）：算术逻辑运算单元，由加法器和逻辑单元构成ACC（Accumulator）：累加器，存放操作数及结果X：操作数寄存器MQ：乘商寄存器（1）运算器（2）控制器PCIRCU控制器用来控制、指挥程序和数据的输入、运行以及处理运算结果。具体而言就是取指令，分析指令，产出一系列控制信号――用来解释程序。①IR(InstructionRegister)：指令寄存器，存放当前正在执行的指令。

PC(ProgramCounter):程序计数器，存放下一条指令的地址，能够自动加1。②CU：控制单元，指令译码并产生操作控制信号（3）存储器MAR：地址寄存器，存放访问的地址。MAD：地址译码器，翻译地址码。MDR：数据寄存器（缓冲器），存放访问的数据。控制电路：接收外部的控制信号，并产生相应的操作，读、写。（4）I/O系统由各种外部设备及相应的接口电路构成，外设通过接口与主机相连。输入设备用来将人们熟悉的信息形式转换为机器能够识别的信息形式，如键盘、鼠标等

输出设备可将机器运算结果转换为人们熟悉的信息形式，如打印机输出、显示输出等等。4.计算机硬件的主要性能指标

衡量一台计算机硬件的性能主要有运算精度、运算速度、存储容量等。1）机器字长：

CPU一次能处理数据的位数，常与CPU的寄存器位数有关。对结构的影响：机器字长=数据通路宽度=寄存器位数（ALU位数、存储单元长度）对性能的影响：字长越长，数据表示范围越大，精度越高，运算速度越快。对造价的影响：字长越长，硬件需求量越多，造价越高。221b

=

256

KB213

b

=

1

KB如2）存储容量主存容量辅存容量存储单元个数

×

存储字长字节数字节数80GB如MARMDR

容量

10

8

16

32存放二进制信息的总位数1K=210

1B=23b1GB=230b1

K

×

8位64

K

×

32位3）运算速度注：另外，计算机性能的优劣与系统结构、硬件组成、外设配置、软件种类等有关，对于用户而言着重考虑性能价格比（相对指标）=ni

=1fi

tiTM∑吉普森法主频每秒执行百万条指令MIPS执行一条指令所需时钟周期数CPI每秒浮点运算次数FLOPS四、计算机系统的层次结构计算机高级语言程序目标程序结果翻译运行1.计算机的解题过程程序员所见到的计算机系统的属性概念性的结构与功能特性计算机体系结构计算机组成实现计算机体系结构所体现的属性有无乘法指令如何实现乘法指令（指令系统、数据类型、寻址技术、I/O机理）（具体指令的实现）五、计算机体系结构和计算机组成第一篇概论六、教材结构内部互连ALUCU寄存器中央处理单元寄存器解码器控制单元排队逻辑控制存储器第二篇计算机系统硬件结构第三篇CPU第四篇CU计算机I/O系统总线存储器CPU小结1、计算机系统是一个软、硬件的分层结合体。软、硬件在功能上具有逻辑等价性。2、现代计算机的基本组成仍遵循冯·诺依曼原理。存储程序计算机基本由五大部件组成。3、“组成”与“结构”分属计算机系统中两个不同的结构层次。4、计算机硬件的性能由技术指标量化。第三章系统总线3.1总线概述3.2常用的总线标准3.3总线结构3.4总线控制3.1总线概述一、为什么要用总线机内部件间互连方式：早期：分散连接以运算器为核心，内部连线复杂，尤其是当I/O与存储器交换信息时，都需要经过运算器，严重影响CPU的工作效率。采用存储器为核心的分散连接结构，虽采用中断、DMA等技术，仍无法解决I/0设备与主机之间连接的灵活性。目前：总线连接二.总线及其技术特点3.11、总线：是计算机系统中各部件之间的公共的信息传递通道。2、技术特点

1）使系统中的连线大大减少，可靠性高

2）便于硬件和软件的标准化，便于接口设计

3）易于系统模块化，可替换性好

4）便于维修，即可维护性好

5）分时传送，任意时刻只有一个源发送，可由多个部件接收

6）有仲裁机制

7）缺点：传输率受带宽限制，且总线一旦故障，整个系统将瘫痪

注意：总线的主要组成部分为连接计算机各功能部件的逻辑电路，包括管理信息传输规则的电路，因此决不能把总线理解为单纯的连接线。

3.13.1数据总线地址总线控制总线双向双向与机器字长、存储字长有关单向与存储地址、I/O地址有关三.总线的分类从不同角度有不同的分法1、从信息传输的方向性上分单向双向

2、从传输信息的类型上分（从功能上分）3、从信息传送形式上分串行并行1）片内总线：指芯片内部的总线，如CPU芯片内的总线2）芯片总线：CPU片内总线的延伸，是CPU与外部硬件接口的通路。3.14.从层次上分3）系统总线：芯片总线的驱动能力有限，系统中部件较多时，需加入总线驱动器，形成系统总线，又称为底板总线、内总线。通常它将计算机系统的各种插件板连在一起，构成计算机系统的总线。3.14)通信（或设备）总线：常用的设备总线有：连接智能仪表的IEEE－488通用接口总线连接外设的小型计算机系统接口SCSI总线连接串行设备的RS－232总线等3.1又称外总线，是指计算机系统之间或计算机与其他系统（设备）之间的总线。5）局部总线：3.1在系统总线之外，为两个以上模块提供的高速传输信息的通道。局部总线的产生有两种情况：一是在多主系统中为减轻系统总线的负载；二是在单主设备系统中为满足高速外设与CPU之间的数据传输率。四、总线的标准与总线规范1、总线标准

为适应模块化设计，使各生产厂家的产品具有可组合性和可替换性，需要对总线进行规范，提出一种标准的信息传递通道。总线标准分为两类：一类是由国际权威机构制定的（RS—232C是美国电子工业协会（EIA）制定的）

，另一类是由某厂家设计而广泛流行的（PCI总线：Intel联合IBM，Compaq等100多家公司联合共同开发）2、总线规范每个总线标准都有详细的规范说明，一般包括以下几个部分

1）机械性能规范：模板尺寸、插头、连接器的规格及位置等。

2）功能规范：信号线的序号、名称及功能等。

3）电气特性的规范：信号线的电平种类、动态转换时间、负载能力等。五、总线的性能指标

评价总线性能的优劣

1、总线宽度：主要是指数据总线的数目。如4/8/16/32/64直接影响总线的传输率（吞吐量）

2、标准传输率（总线带宽）单位时间内总线上传输数据的位数。以MB/S表示。例如：某总线工作频率为8.33MHZ，总线宽度为16位，则标准传输率为8.33M×2B/s=16.66MB/s3、总线定时协议（握手机制）数据传输采用何种时钟控制。分为同步、异步、半同步、分离式几种

4、总线控制方式：如仲裁机制、自动配置等。

5、总线复用两种不同时出现的信号共用一组物理线路，即分时使用同一组总线，称为总线的多路分时复用。其目的在于减少芯片的引脚数。

6、信号线数：总线所包含的全部信号线的总数。

7、其它指标：如负载能力、电源电压、能否扩展等。总线标准数据线总线时钟带宽ISA168MHz（独立）16MBpsEISA328.33MHz（独立）33MBpsVESA(VL-BUS)3232MHz（CPU）133MBpsPCI326433MHz（独立）64MHz（独立）132MBps266MBpsAGP3266.7MHz（独立）133MHz（独立）266MBps533MBpsRS-232串行通信总线标准数据终端设备（计算机）和数据通信设备（调制解调器）之间的标准接口USB串行接口总线标准普通无屏蔽双绞线带屏蔽双绞线最高1.5Mbps(USB1.0)12Mbps(USB1.0)480Mbps

(USB2.0)几种常见总线的性能特点：1、控制简单、便于扩充、造价低

2、易形成系统的瓶颈

①由于各部件只能分时使用总线，系统工作效率低。

②总线设备之间传输速率不匹配。3.3单总线（系统总线）

CPU

M.M

I/O接口

外部设备1

外部设备2

I/O接口…

外部设备n

I/O接口…二、多总线结构

采用多种速率不同的总线，将工作速度相差较大的设备挂在不同的总线上，低速总线作为高速总线的一个设备工作。1、双总线结构

具有特殊功能的处理器由通道对I/O统一管理通道

I/O接口设备n

……

I/O接口设备0

CPU主存主存总线I/O总线3.3下图是传统微机总线的结构示意图。无论高速局域网、高性能图形设备还是低速的FAX、Modem都挂在ISA或EISA总线上，并通过ISA或EISA总线控制器与系统总线相连，这样势必出现总线数据传输的瓶颈。为了消除瓶颈问题，提高数据传送速率，出现了三总线结构。存储器SCSIII控制器主存控制器ISAEISA8MHz16位数据通路标准总线控制器33MHz32位数据通路系统总线调制解调器多媒体高速局域网高性能图形CPU…3.32、三总线结构处理器与高速缓冲存储器Cache之间有一条局部总线。Cache不仅连到局部总线，而且还直接连到系统总线，这样Cache就可以直接通过系统总线与主存传输信息。而且I/O与主存之间的传输也不通过CPU。还有一条扩展总线，它将局域网、小型计算机接口（SCSI）、调制解调器（Modem）以及串行接口都连接起来，并且通过这些接口又可与各类I/O设备相连，因此它可以支持相当多的I/O设备。同时，扩展总线又可通过扩展总线接口与系统总线相连，由此便可实现这两种总线之间的信息传递，系统的工作效率明显的提高。局域网系统总线CPUCache局部总线扩展总线接口扩展总线Modem串行接口SCSI局部I/O控制器主存3.3PCI总线就是一种三总线结构。由下图可知PCI总线通过PCI桥路与CPU总线相连。这种结构使CPU总线与PCI总线互相隔离，具有更高的灵活性，可以支持更多的高速运行设备，而且具有即插即用的特性。CPU多媒体PCI桥高速局域网高性能图形调制解调器图文传真PCI总线系统总线33MHz的32位数据通路8MHz的16位数据通路ISAEISA标准总线控制器

SCSIⅡ

控制器存储器3.33、四总线结构增加了一条与计算机系统紧密相连的高速总线。高速总线上挂接一些高性能的外设，如高速局域网、图形工作站、多媒体、SCSI等。通过cache控制机构中的高速总线桥或高速缓冲器与系统总线和局部总线相连，使得这些高速设备与处理器更密切。而一些低速设备如传真机、调制解调器及串行接口仍然挂在扩展总线上，并由扩展总线接口与高速总线相连。高速设备自身很少依赖处理器，而且比扩展总线的设备更贴近处理器，对高性能的设备与处理器来说，效率有很大提高。3.3主存扩展总线接口局域网SCSI多媒体CPU调制解调器串行接口FAX系统总线局部总线高速总线扩展总线图形Cache/桥3.33.3PentiumPC的主板总线结构框图总线结构对系统性能的影响：总的来说：系统中总线条数越多，系统并行性越好，工作效率越高，结构越复杂，造价越高。系统中总线条数越少，越强调分时使用总线，工作效率越受影响，结构越简单，成本越低。3.33.4总线控制一、总线控制的功能和特点1、总线控制就是管理总线的使用，包括总线上设备的管理和设备使用总线的过程管理。具体功能如下：

2、特点：总线控制的功能由总线控制器来完成。而总线控制器在实现技术上并不一定存在一个独立的控制器模块。它的功能可能分布在总线的各个部件或设备上。

总线资源的管理资源：存储空间、I/O空间、中断、通道管理：资源分配、冲突判定、设备选择、启动、复位总线仲裁总线定时（通信控制）总线连接，实现不同总线协议之间的转换二、总线仲裁（总线判优）

1、总线设备分类控制能力总线主设备：对总线具有控制能力，信息传送的发起者总线从设备：没有总线控制权，只能响应总线命令信息传送总线源设备总线目标设备访问控制存储器设备I/O设备3.42、总线仲裁方式的分类从不同角度有不同的分类方法从仲裁电路结构串行仲裁并行仲裁优先排队策略固定优先级动态优先级仲裁电路分布集中仲裁分布仲裁设备状态设备请求方式主动控制器查询方式被动“请求—查询—应答”3.43、集中仲裁的方式和特点

1）链式查询：通过一条判优链路（优先链）对所有主设备逐个串行进行查询。总线控制部件I/O接口0…BSBRI/O接口1I/O接口n…BG数据线地址线BS-总线忙BR-总线请求BG-总线同意3.4查询方法：从离总线控制部件最近的设备开始查起。首先查到的一定是所有提出请求的设备中优先权最高的一个。查到最高优请求设备后，该设备通过总线忙信号BS卡断判优链路，从而占用总线。当操作结束后，该设备要及时释放总线，此时总线控制部件可以继续对其他请求设备进行判优。特点：①结构简单，易于扩充设备②对电路故障很敏感③仲裁公平性差，固定优先级3.42）计数器定时查询：BS

-总线忙BR-总线请求总线控制部件数据线地址线I/O接口0…BSBRI/O接口1I/O接口n设备地址3.4查询方法：查询开始，计数器计数。每计一次数，就将计数值作为设备地址发往各个设备。每个申请总线的设备对地址进行识别，地址符合的设备获得总线控制权，停止计数。优先级设定：由计数初值决定最高优先级，3种方法。

a.查询时计数器从‘0’开始计数，即0号设备的优先级最高；

b.查询时计数器从上一次查询的终止点开始计数，则终止点优先级最高。此时优先级是循环的；

c.计数初值由程序设定，此时优先级可编程改变。特点：①软件查询、优先级控制方式灵活。（固定、动态改变）②对电路故障不敏感③控制较复杂。（增加设备地址线）3.43)独立请求方式：

总线控制部件数据线地址线I/O接口0I/O接口1I/O接口n…BR0BG0BR1BG1BRnBGnBG-总线同意BR-总线请求3.4判优方法：每一个设备专门有一根BR线和BG线，各自通过独立的请求线向总线控制部件发请求，总线控制器里设置并行排队线路，同时接收各设备发来的请求信号并同时进行排队判优，然后通过各自独立的回答线发出总线同意信号。

特点：响应速度快优先级控制灵活不适合多设备的场合注：系统中设备较多时，可以采用多种仲裁方式相结合的形式。如多链结构，链内串行，链间并行。3.4三、总线通信控制1.目的2.总线传输周期主模块申请，总线仲裁决定主模块向从模块给出地址

和命令主模块和从模块交换数据主模块撤销有关信息

申请分配阶段寻址阶段传数阶段结束阶段解决通信双方协调配合

问题3.4由统一时钟信号

控制数据传送充分挖掘

系统总线每瞬间的潜力同步通信异步通信

半同步通信

分离式通信

3.总线通信的四种方式采用应答方式，没有公共时钟标准同步、异步结合3.41）同步通信：

总线周期的概念：一次完整的总线传送操作所需时间称为总线周期。

总线周期的基本类型:内存读内存写外设读外设写正常总线周期：由一次地址传送时间和一次数据传送时间组成。

BURST（猝发）总线周期：由一次地址传送时间和多次数据传送时间组成。总线上数据的读/写方向是相对于主模块而言的，即：读：由从模块发送，主模块接收。即从主模块的角度看是读入（接收）；写：由主模块发送，从模块接收。即从主模块的角度看是向对方写（发送）。3.4同步式数据输入T1总线传输周期T2T3T4

时钟

地址

读命令数据3.4同步式数据输出T1总线传输周期T2T3T4

时钟

地址

写命令数据3.4时间分配：一个总线周期中分配的时钟个数是固定的，每个时钟的用途对于任一模块都是一样的，不管模块的操作速度是否一致，所有总线周期的时间是一致的（设计时必须按最慢的模块、最长的距离来安排公共时钟周期时间）。特点：控制简单；当系统中各部件速度差异较大时，严重影响总线工作效率；灵活性差；适合于短距离、各部件速度较接近的场合。3.42)异步通信：异步通信是和同步通信完全对立的通信方式，通信双方无统一的时钟标准来控制数据的传送过程，各部件可按各自所需的实际时间使用总线。时间配合：主/从部件间采用应答（握手）方式建立联系，因此，主/从模块间要增加两条应答信号线。

特点：总线周期的长短可随主/从模块的实际工作时间变化，因而当系统中各部件速度差异较大时，总线工作效率比同步通信高得多，但控制复杂，比同步通信难实现。3.4异步通信根据应答信号配合的完善程度，常分为三种类型：不互锁半互锁全互锁主设备从设备请求回答3.4异步通信即可以用于并行传送也可以用于串行传送。CPUI/O接口I/O设备数据总线地址总线控制总线字或字节ReadyStrobe特点：按字或字节各位同时传送；按应答方式进行联系。

异步并行方式：

异步串行方式：特点：按位串行传送；按应答方式进行联系。这种方式要求数据格式中设置同步信息。异步串行数据格式如下：

CPUI/O接口I/O设备数据总线地址总线控制总线二进制位ReadyStrobe起始位（低）

奇偶停止位校验位（高）0/10/10/10/10/10/10/10/1数据位异步串行通信的数据传输率可以用波特率和比特率来衡量波特率—单位时间内传送二进制数据的位数，单位：bps比特率—单位时间内传送二进制有效数据的位数，单位：bps例：在异步串行传输系统中，若字符格式为：1个起始位、7个数据位、1个奇校验位、1个终止位。假设每秒传输120个数据帧，试计算波特率及比特率。解：由题意知，一帧包括1+7+1+1＝10位所以波特率为（1+7+1+1）×120＝1200bps

一帧中的有效数据位为7位所以比特率为1200×（7/10）=840bps3)半同步通信同步发送方用系统时钟前沿

发信号

接收方

用系统时钟后沿

判断、识别（同步、异步

结合）异步允许不同速度的模块和谐工作

增加一条“等待”响应信号

WAIT3.4以输入数据为例的半同步通信时序T1主模块发地址T2主模块发命令…T3从模块提供数据T4从模块撤销数据，主模块撤销命令Tw

当为低电平时，等待一个TWAITTw

当为低电平时，等待一个TWAIT

读

命令WAIT

地址

数据

时钟总线传输周期T1T2TWTWT3T4上述三种通信的共同点一个总线传输周期（以输入数据为例）主模块发地址、命令从模块准备数据从模块向主模块发数据总线空闲占用总线不占用总线占用总线5)分离式通信充分挖掘系统总线每瞬间的潜力主模块

申请占用总线，使用完后即放弃总线

的使用权从模块

申请占用总线，将各种信息送至总线上一个总线传输周期子周期1子周期2主模块3.43.41.各模块有权申请占用总线分离式通信特点充分发挥了总线的有效占用2.采用同步方式通信，不等对方回答3.各模块准备数据时，不占用总线4.总线被占用时，无空闲第三章总结：1.为什么要用总线：分散连接连线复杂、效率低2.总线：是计算机系统中各部件之间的公共的信息传递通道。3.总线的特点：连线少；易于集成化，可替换性好；分时传送；缺点4.总线的分类5.总线标准和总线规范：机械性能、功能、电气特性等6.总线性能指标：总线宽度、传输率等7.总线结构8.集中仲裁的几种方式：链式查询、计数器定时查询、独立请求的判优方法及特点9.总线通信的四种方式：同步、异步、半同步及分离式作业1.2.4.5.6.7.8.10.16第四章存储器4.1概述4.2主存储器4.3高速缓冲存储器4.4辅助存储器4.1概述一、存储器分类1.按存储介质分类(1)半导体存储器(2)磁表面存储器(3)磁芯存储器(4)光盘存储器易失TTL、MOS磁头、载磁体硬磁材料、环状元件激光、磁光材料非易失

1951年，中国移民王安发明了磁芯存储器，IBM于1956年购买了这项技术专利。

(1)存取时间与物理地址无关（随机访问）顺序存取存储器磁带4.12.按存取方式分类(2)存取时间与物理地址有关（串行访问）随机存储器只读存储器直接存取存储器磁盘在程序的执行过程中

可读

可写在程序的执行过程中

只读磁盘、磁带、光盘高速缓冲存储器（Cache）FlashMemory存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态RAM动态RAM3.按在计算机中的作用分类4.1三、存储器的层次结构1、存储器三个主要特性的关系:速度、容量、价格／位,而这三种指标是相互矛盾的。

为了解决这种问题，选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，按一定的层次结构组织成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度、容量、成本方面的优势，从而综合达到最优性能价格比，即把这样一个存储器组织作为一个整体看，具有容量大、速度快、位价低的综合指标。这样一个存储整体称为“存储系统”。

存储器速度、容量和价位的关系高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／CPUCPU主机1)通用寄存器组：处于CPU内部，为执行指令方便而设，通常由几个、十几个、几十个寄存器组成，各种机器不等。其速度最快、容量最小、位价最高，但由于容量太小，并不被看成是独立的存储级。2）主存：是存储系统的核心，是计算机自动、高速运行程序必不可少的功能部件，是计算机传统的五大部件之一。因此，计算机对主存的要求是比较高的，但在目前的存储技术水平下，主存只能做到容量比较大、速度比较快、位价适中，仍然远远满足不了CPU运行程序的要求。3）高速缓存（Cache）：为了平滑主存与CPU之间的速度之差，加速CPU访存的速度，在性能较好的计算机中，主存与CPU之间增设了一个缓冲存储器，其容量比通用寄存器组大得多，比主存小得多，速度接近CPU，位价介于寄存器与主存之间Cache与主存一起构成内存。寄存器、Cache、主存由不同指标的半导体存储器实现。4.14）辅助存储器（外部存储器）；为了存放大量备用的程序和数据，在主机之外设置了一级辅助存储器，其容量比主存大得多，速度比主存慢得多，但位价也便宜得多。辅存通常由磁表面存储器实现，目前大多数计算机使用磁盘，但由于磁盘的容量实际上也有限，因此有些系统使用磁带等速度更低、容量更大（磁带等设备带盘可换，容量可无限延伸）的磁表面存储器作为硬盘的后备。由于辅存与主机的连接方式和I/O设备相同，因此主机通常以I/O管理方式管理外存。4.1缓存CPU主存辅存2.缓存主存层次和主存辅存层次缓存主存辅存主存虚拟存储器10ns20ns200nsms虚地址逻辑地址实地址物理地址主存储器（速度）（容量）1）Cache—主存层次：根据程序运行的局部性原理，可以在计算机运行程序时，通过合理的调度将当前使用最多的一小段程序和数据放在Cache中，使CPU大部分时间访问高速缓存Cache，只有个别的指令或数据从缓存中读不到，需要到主存去取。这样，从整体运行的效果分析，CPU访存速度接近于Cache的速度，而寻址空间和位价却接近于主存。程序运行时的局部性原理表现在：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大(大约5:1)4.12）主存—辅存层次：

为了更好地对主存、辅存统一调度，目前广泛采用虚拟存储技术，即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间大得多的虚拟地址空间编程，当程序运行时，再由软、硬件自动完成虚拟地址空间与主存实际物理空间的转换。这个转换操作对于程序员来说是透明的.因此，从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。4.1各级存储器存放的信息必须能够满足两个基本原则：1.一致性原则：同一个信息在各级存储器中必须保持相同的值。2.包含性原则：处在内层（更靠近CPU）存储器中的信息一定包含在各外层的存储器中。通过采用层次结构结合软硬件技术，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。4.1基本逻辑门电路1）与门真值表逻辑符号表达式：Y＝AB2）或门真值表逻辑符号表达式：Y＝A+B3）非门真值表逻辑符号表达式：Y＝___A4.2主存储器一、概述1.主存的基本组成注：MAR存储器地址寄存器

MDR存储器数据寄存器

MAR、MDR逻辑结构上属MM，物理位置在CPU芯片中。数据线：双向，或两组单向线地址线：单向控制线：两种读/写控制线：单向片选控制线：单向存储体驱动器译码器MAR控制电路读写电路MDR....................地址总线数据总线控制信号译码器74LS1384.2(a)逻辑电路(18)(16)(14)(12)(9)(7)(5)(3)1Y31Y42Y12Y22Y32Y41Y21Y11A31A42A12A22A32A41A21A1___2G___1G(2)(4)(6)(8)(11)(13)(15)(17)(1)(19)

1G

2G

1A31A42A12A22A32A41A21A11Y31Y42Y12Y22Y32Y41Y21Y1（b）引脚图驱动器74LS244当1、19脚是H时，Y为高阻抗；是L时，Y=A。4.22.主存和CPU的连接MDRMARCPU主存读数据总线地址总线写4.2地址总线AB的位数决定了可寻址的最大内存空间，数据总线DB的位数与工作频率的乘积正比于最高数据入出量，控制总线CB指出总线周期的类型和本次入出操作完成的时刻。

高位字节

地址为字地址

低位字节

地址为字地址设地址线24

根按字节

寻址按字寻址若字长为16

位按字寻址若字长为32

位字地址字节地址11109876543210840字节地址字地址4523014203.主存中存储单元地址的分配4.2224=16M8M4M字地址11109876543210840078151623243189101145670123840字地址0781516232431存储器格式：

字内字节的小端模式字内字节的大端模式4.24.性能指标（1）存储容量：存放二进制信息的数量存储容量=存储单元个数*存储字长（按字）

=字节数（按字节编址）目前计算机的存储容量大多以字节数来表示

(2)存取速度：一般采用两种参数描述

a.存取时间(TA)

指从CPU给出有效地址启动一次存取（读/写）操作到该操作完成所需的时间。读、写分别为TAR、TAW

。

b.存取周期(Tmc)指连续两次存储器操作之间的最小时间。间隔略大于TA（3）带宽：每秒从存储器进出的最大信息量存取周期反映存储器的带宽

例：TMC＝100ns8位数据带宽为1/100ns×8b=80Mb/s提高存储器的带宽的途径a．缩短存取周期，指制造工艺方面,TTL为100ns;MOS为10nsb．增加储字长c．增加存储体芯片容量二、半导体存储芯片简介1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K×4位16K×1位8K×8位片选线读/写控制线地址线…数据线…地址线（单向）数据线（双向）1041411380,015,015,70,7

读/写控制电路

地址译码器

字线015…………16×8矩阵…………07D07D位线读/写选通A3A2A1A0……2.半导体存储芯片的译码驱动方式(1)线选法（单译码方式）4.200000,00,7…0……07……D07D

读

/写选通线选法的特点a.译码结构简单，速度快，，但器材用量大（n根地址线需2n套驱动器），当容量较大时，导致成本太高，仅适合于高速小容量存储器。

b.并行输入/输出（数据I/O）按多位（字节）组织4.2A3A2A1A0A40,310,031,031,31

Y地址译码器

X地址译码器

32×32

矩阵……A9I/OA8A7A56AY0Y31X0X31D读/写……(2)重合法（双译码方式）4.200000000000,031,00,31……I/OD0,0读重合法的特点

a.与线选法相比大大减少了译码输出线根数，则器材用量也大大减少，有效地降低了存储器的成本，适用于大容量存储芯片

b.数据位I/O――按位组织4.2三、随机存储器

MOS管简介

一、分类：

NMOS（N沟道增强型场效应晶体管）：P型衬底，N型高掺杂扩散区（两个），正电压开启；

PMOS（P沟道增强型场效应晶体管）：N型衬底，P型高掺杂扩散区（两个），负电压开启。

二、逻辑符号：

以NMOS增强型为例介绍——

三、结构：G栅极D漏极S源极P（衬底）N+N+源S栅G漏DSiO2二氧化硅绝缘层B通常衬底和源接在一起四、工作原理：

在电场作用下，半导体表面的导电性能会发生变化——半导体表面场效应现象。

仍以NMOS为例：当栅极上加一正压时（>=VT，VT称为开启电压），栅极下方的自由电子被吸引形成“反型层”（与衬底P型导电类型相反），反型层将两个N区连通，形成沟道，源、漏极导通。因此反型层也叫沟道。五、开关特性：

以MOS反相器为例，电路图如下：GDRDVDDS

静态特性：

1）UGS<UT时，MOS管截止，输出UDSUDD，iDS0，相当于断开。等效电路如下（左图）：GRDSDVDDrDS导通GRDSDVDD截止输出

2）UGS>UT时，MOS管导通，输出UDS0V，等效电路如上（右图）：

1.静态RAM(SRAM)

(1)静态RAM基本电路A´触发器非端1T4T~触发器5TT6、行开关7TT8、列开关7TT8、一列共用A

触发器原端T1~T4T5T6T7T8A´A写放大器写放大器DIN写选择读选择DOUT读放位线A位线A´列地址选择行地址选择4.2T1~T4T1T2T3T4T5T6X(行地址)选位线A位线-AVccMOS六管静态存储单元AA’4.2A´T1

~T4T5T6T7T8A写放大器写放大器DIN写选择读选择读放位线A位线A´列地址选择行地址选择DOUT

①静态RAM基本电路的

读

操作行选

T5、T6开4.2T7、T8开列选读放DOUTVAT6T8DOUTT1~T4T5T6T7T8A´ADIN位线A位线A´列地址选择行地址选择写放写放读放DOUT写选择读选择

②静态RAM基本电路的写

操作行选T5、T6开两个写放DIN4.2列选T7、T8开（左）

反相T5A´（右）

T8T6ADINDINT7

(2)静态RAM芯片举例①Intel2114外特性存储容量1K×4位4.2......I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel2114

②Intel2114RAM矩阵(64×64)读A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组4.215…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组00000000004.2

②Intel2114RAM矩阵(64×64)读第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS00000000004.2

②Intel2114RAM矩阵(64×64)读150311647326348…………第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读0163248CSWE第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECSCSWE150311647326348…………01632480000000000…………第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………CSWE150311647326348…………0163248第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………CSWE150311647326348…………0163248读写电路读写电路读写电路读写电路第一组第二组第三组第四组4.2

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………CSWE读写电路读写电路读写电路读写电路150311647326348…………0163248I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组4.2

③Intel2114RAM矩阵(64×64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组00000000004.2

③Intel2114RAM矩阵(64×64)写第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS00000000004.2

③Intel2114RAM矩阵(64×64)写150311647326348…………第一组第二组第三组第四组4.2

③Intel2114RAM矩阵(64×64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS第一组第二组第三组第四组4.2

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4第一组第二组第三组第四组4.2

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路第一组第二组第三组第四组4.2

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路第一组第二组第三组第四组4.2

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组4.2

③Intel2114RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路WECS0163248ACSDOUT地址有效地址失效片选失效数据有效数据稳定高阻

(3)静态RAM读

时序tAtCOtOHAtOTDtRC片选有效4.2读周期

tRC

地址有效下一次地址有效读时间

tA

地址有效数据稳定tCO

片选有效数据稳定tOTD

片选失效输出高阻tOHA

地址失效后的数据维持时间ACSWEDOUTDIN

(4)静态RAM(2114)写

时序tWCtWtAWtDWtDHtWR写周期

tWC

地址有效下一次地址有效4.2写时间

tW

写命令WE

的有效时间tAW

地址有效片选有效的滞后时间tWR

片选失效下一次地址有效tDW数据稳定

WE失效tDH

WE失效后的数据维持时间DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T11

(1)动态RAM基本单元电路

2.动态RAM(DRAM)读出与原存信息相反读出时数据线有电流为“1”

数据线CsT字线DDV010110写入与输入信息相同写入时CS充电为“1”

放电为“0”4.2T3T2T1T无电流有电流单元电路读写控制电路列地址译码器………读选择线写选择线D行地址译码器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器写数据线读数据线……………0…

(2)动态RAM芯片举例①三管动态RAM芯片(Intel1103)读00000000000D…00单元电路读写控制电路…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…②三管动态RAM芯片(Intel1103)写11111②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…11111…②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……0100011111②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……1111110100011②三管动态RAM芯片(Intel1103)写…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写读写控制电路…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写读写控制电路…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写读写控制电路…（2）单管DRAM芯片4116(16K×

1位)4.2DOUTDINDOUT时序与控制行时钟列时钟写时钟WERASCAS缓存器行地址缓存器列地址

A'6A'0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码

I/O缓存器数据输出驱动数据输入寄存器

DIN~A'6A'0~4116芯片结构

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs④4116(16K×1位)芯片读

原理

读放大器

读放大器

读放大器……63000I/O缓冲输出驱动OUTD

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs…⑤4116(16K×1位)芯片写

原理数据输入I/O缓冲I/O缓冲DIN读出放大器

读放大器630

(3)动态RAM时序

行、列地址分开传送写时序行地址RAS有效写允许WE有效(高)数据

DOUT

有效数据

DIN

有效读时序行地址RAS有效写允许WE有效(低)列地址CAS有效列地址CAS有效注意：由于DRAM芯片容量较大，导致地址引脚数大幅度增加，造成制作困难。为此将地址分为行、列地址两部分，分时使用同一组地址引脚输入（输入时间分别由、信号控制），因此DRAM芯片地址引脚数将减少一半。这同样意味着：DRAM芯片每增加一根地址引脚，相当于行、列地址各增加一位（共增加了两位地址），将允许片容量扩大4倍。4.2RASCAS

(4)动态RAM刷新4.2为什么要使用刷新破坏性读出再生:读操作后，被读单元的内容被清为零，必须把刚读出的内容立即写回去，通常称其为再生。它影响存储器的工作频率，在再生结束前不能开始下一次读。读放大器同时又是再生放大器，利用双稳态结构，在读出过程中建立起稳态，然后该稳态再自动写回存储元。刷新与常规读/写操作不同，为了节省时间，通常不是按字逐个单元处理，而是每次刷新内部存储矩阵的一行，即为连接在同一行上所有存储元的电容补充一次能量。因此，刷新周期只送行地址，不送列地址，I/O电路不打开，数据线无输出，相当于一次“内部读”操作。

①集中刷新“死时间率”为32/4000×100%=0.8%“死区”为0.5μs×32=16μs周期序号地址序号tc0123967396801tctctctc3999VW0131读/写或维持刷新读/写或维持3968个周期（1984）32个周期（16）刷新时间间隔（2ms）刷新序号•••••••μsμstcXtcY••••••