数字系统设计 - 组合逻辑

组合逻辑22015ZDMC–Lec.#3复习逻辑化简卡诺图本节内容组合电路概念组合电路设计方法组合电路模块：编码器和译码器32015ZDMC–Lec.#3基本公式根据与、或、非的定义，得布尔恒等式序号公式序号公式10

1′

=0;0′=110

A=0111+A=121A=A120+A=A3AA=A13A+A=A4AA′=014A+A′=15AB=BA15A+B=B+A6A(BC)=(AB)C16A+(B+C)=(A+B)+C7A(B+C)=AB+AC17A+BC=(A+B)(A+C)8(AB)′=A′+B′18(A+B)′=A′B′9(A′)′=A证明方法：推演真值表复习42015ZDMC–Lec.#3最小项的编号最小项取值对应编号ABC十进制数0000m00011m10102m20113m31004m41015m51106m61117m7复习52015ZDMC–Lec.#3最大项的编号最大项取值对应编号ABC十进制数1117M71106M61015M51004M40113M30102M20011M10000M0复习62015ZDMC–Lec.#3卡诺图化简法逻辑函数的卡诺图表示法实质：将逻辑函数的最小项之和的以图形的方式表示出来以2n个小方块分别代表n变量的所有最小项，并将它们排列成矩阵，而且使几何位置相邻的两个最小项在逻辑上也是相邻的（只有一个变量不同），就得到表示n变量全部最小项的卡诺图。复习72015ZDMC–Lec.#3表示最小项的卡诺图两变量卡诺图四变量的卡诺图复习三变量的卡诺图82015ZDMC–Lec.#3

用卡诺图化简函数依据：具有相邻性的最小项可合并，消去不同因子。在卡诺图中，最小项的相邻性可以从图形中直观地反映出来。合并最小项的原则：两个相邻最小项可合并为一项，消去一对因子四个排成矩形的相邻最小项可合并为一项，消去两对因子八个相邻最小项可合并为一项，消去三对因子复习3-bitBinary和格雷码（Graycode）92015ZDMC–Lec.#3102015ZDMC–Lec.#3112015ZDMC–Lec.#3组合逻辑的内容组合电路的设计步骤基本组合电路单元编码器Encoder译码器Decoder选择器Multiplexer比较器Comparator加法器Adder乘法器Multiplier（*可选）电路HDL描述122015ZDMC–Lec.#3组合逻辑电路的特点

功能

电路结构逻辑功能的描述任意时刻的输出仅取决于该时刻的输入,没有反馈不含存储单元组合逻辑电路组合逻辑电路的框图132015ZDMC–Lec.#3一、逻辑抽象分析因果关系，确定输入/输出变量定义逻辑状态的含意（赋值）列出定义输出和输入之间关系的真值表二、写出函数的最简表达式写出每个输出为1的乘积项写出乘积项之和简化逻辑表达式三、用逻辑门电路或集成电路模块实现表达式组合逻辑电路的设计方法142015ZDMC–Lec.#3设计举例设计一个监视交通信号灯状态的逻辑电路如果信号灯出现故障，Z为1RAGZ152015ZDMC–Lec.#3设计举例1.抽象输入变量:

红（R）、黄（A）、绿（G）输出变量：故障信号（Z）2.写出逻辑表达式输入变量输出RAGZ00010010010001111000101111011111162015ZDMC–Lec.#3设计举例化简3.画出逻辑图172015ZDMC–Lec.#3编码器编码：将输入的每个高/低电平信号变成一个对应的二进制代码普通编码器优先编码器182015ZDMC–Lec.#3普通编码器特点：任何时刻只允许输入一个编码信号。例：3位二进制普通编码器输入输出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111192015ZDMC–Lec.#3利用无关项化简任何时候只有一个输入时激活的，或有两个输入同时激活，则输入就会产生一个没有定义的组合。对于这个不确定因素，编码器必须建立优先机制，使得只有一个输出被编码。202015ZDMC–Lec.#3优先编码器特点：允许同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。例：8线-3线优先编码器（设I7优先权最高…I0优先权最低）输入输出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000212015ZDMC–Lec.#3低电平实例：

74HC148222015ZDMC–Lec.#3选通信号选通信号232015ZDMC–Lec.#3附

加

输

出

信

号为0时，电路工作无编码输入为0时，电路工作有编码输入242015ZDMC–Lec.#3输入输出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110252015ZDMC–Lec.#3状态11不工作01工作，但无输入10工作，且有输入00不可能出现附加输出信号的状态及含义262015ZDMC–Lec.#3控制端扩展功能举例例： 用两片8线-3线优先编码器

16线-4线优先编码器其中，的优先权最高···272015ZDMC–Lec.#3状态11不工作01工作，但无输入10工作，且有输入00不可能出现282015ZDMC–Lec.#3第一片为高优先权只有(1)无编码输入时，(2)才允许工作第(1)片时表示对的编码低3位输出应是两片的输出的“或”292015ZDMC–Lec.#3302015ZDMC–Lec.#3译码器译码：将每个输入的二进制代码译成对应的输出高、低电平信号。常用的有：二进制译码器，二-十进制译码器，显示译码器等一、二进制译码器例：3线—8线译码器输入输出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000312015ZDMC–Lec.#3真值表逻辑表达式输入输出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000322015ZDMC–Lec.#3集成译码器实例：74HC138低电平输出附加控制端332015ZDMC–Lec.#374HC138的功能表输入输出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111342015ZDMC–Lec.#3利用附加控制端进行扩展例:用74HC138（3线—8线译码器）

4线—16线译码器352015ZDMC–Lec.#3D3=1D3=0362015ZDMC–Lec.#3二—十进制译码器将输入BCD码的10个代码译成10个高、低电平的输出信号

BCD码以外的伪码，输出均无低电平信号产生74HC42372015ZDMC–Lec.#3用译码器设计组合逻辑电路1.基本原理

3位二进制译码器给出3变量的全部最