数字系统设计 - 可编程逻辑器件

1Winter2009ZDMC–Lec.#09数字系统设计

DigitalSystemDesign------编程器件2Winter2009ZDMC–Lec.#09课程结构

数字理论知识(必备)数字系统和编码、逻辑代数、门电路数字电路分析与设计组合逻辑电路触发器、半导体存贮器、可编程器件时序逻辑电路脉冲电路与接口控制器与数字系统状态机控制器微码控制器测试和验证微处理器简介3Winter2009ZDMC–Lec.#09存储器复习随机存取存储器（RAM）在计算机及数据处理系统中需要存放大量数据、中间结果、表格等设备，这就是随机存取存储器SRAM。RAM可分为单极型和双极型：双极型工作速率高，但是集成度不如单极型的高，目前，由于工艺水平的不断提高，单极型RAM的速率已经可以和双极型RAM相比，而且单极型RAM具有功耗低的优点。单极型RAM又可分为静态SRAM与动态DRAM：静态RAM是用MOS管触发器来存储代码，所用MOS管较多、集成度低、功耗也较大。动态RAM是用栅极分布电容保存信息，它的存储单元所需要的MOS管较少，因此集成度高、功耗也小。静态RAM使用方便，不需要刷新。4Winter2009ZDMC–Lec.#09SRAM结构一、外部特性二、内部组织地址译码器分行译码器和列译码器，只有行及列共同选中的单元才能进行读、写。这种寻址的方式所需要行线和列线的总数较少。---例如要存储256字×1位的容量，采用一元寻址就需要256条字线，若采用二元寻址只需A=16，B=16，共32条线也就可以了。5Winter2009ZDMC–Lec.#09SRAM的存储单元

RAM中的存储单元可由双极型管组成，也可由MOS管组成。6Winter2009ZDMC–Lec.#09动态随机存储器（DRAM）动态存储单元是利用MOS管栅极电容可以存储电荷的原理栅极电容保留信息只有一段时间，需定期地给它刷新，以免信息丢失，所以在每一行上设有刷新电路。7Winter2009ZDMC–Lec.#09（二）动态MOS存储单元如下图这是一动态存储单元，靠栅极电容C1及C2存储电荷。如要写入“1”，只需在数据线D上作用“1”便可以给C2充上足够的电荷，而C1则不被充电，表示记入了“1”当刷新端加高电压时，负载管T3、T4导通，同时行线加高电压使T6、T5也导通，构成R-S触发器，触发器的状态由C1及C2中的电压决定栅极电容保留信息只有一段时间，需定期地给它刷新，以免信息丢失，所以在每一行上设有刷新电路。当X、Y线均为高电平时，T5、T6、T7及T8都导通，此单元接至数据线，8Winter2009ZDMC–Lec.#09RAM的扩展当使用一片RAM器件不能满足存储量的需要时，可以将若干片RAM组合到一起，接成一个容量更大的RAM。位扩展方式将各片的地址线、读写线、片选线并联即可字扩展方式/地址扩展方式RAM的片选信号用译码器实现，每一片RAM的数据端I/O1～I/O8都有三态缓冲器，而它们的片选信号又不会同时出现低电平，可将它们的数据端并联起来，作为整个RAM的八位数据输入/输出端。先进行位位扩展，再进行字扩展9Winter2009ZDMC–Lec.#09TypicalSRAMTimingWriteTiming:DReadTiming:WE_LAWriteHoldTimeWriteSetupTimeADOE_L2NwordsxMbitSRAMNMWE_LDataInWriteAddressOE_LHighZReadAddressJunkReadAccessTimeDataOutReadAccessTimeDataOutReadAddressOEdeterminesdirection

Hi=Write,Lo=Read

Writesaredangerous!Becareful!

Doublesignaling:OEHi,WELo10Winter2009ZDMC–Lec.#09存储器的HDL描述1024个字的存储器，每个字是16位reg[15:0]memword[0:1023];modulememory(Enable,ReadWrite,Address,DataIn,DataOut);inputEnable,ReadWrite;input[3:0]DataIn;input[5:0]Address;output[3:0]DataOut;reg[3:0]DataOut;reg[3:0]Mem[0:63]//64x4memoryalways@(EnableorReadWrite)if(Enable)if(ReadWrite)DataOut=Mem[Address];//ReadelseMem[Address]=DataIn;//WriteelseDataOut=4'bz//Highimpedancestateendmodule11Winter2009ZDMC–Lec.#09第八章可编程逻辑器件

Today,programmablelogicdevices,whichcontainthecircuitrynecessarytocreatelogicfunctions,arebeingusedtoimplementdigitalsystems.

WhyhavePLDstakenoversomuchofthemarket?Withprogrammabledevices,thesamefunctionalitycanbeobtainedwithoneICratherthanusingseveralindividuallogicchips.Thischaracteristicmeanslessboardspace,lesspowerrequired,greaterreliability,lessinventory,andoveralllowercostinmanufacturing.12Winter2009ZDMC–Lec.#09第八章可编程逻辑器件

（PLD,ProgrammableLogicDevice）8.1概述一、PLD的基本特点1.数字集成电路从功能上有分为通用型、专用型两大类2.PLD的特点：是一种按通用器件来生产，但逻辑功能是由用户通过对器件编程来设定的数字系统13Winter2009ZDMC–Lec.#09ProgrammableLogicRegularlogicProgrammableLogicArraysMultiplexers/DecodersROMsFieldProgrammableGateArraysXilinxVertex“RandomLogic”FullCustomDesign“RegularLogic”StructuredDesignDIGITALSYSTEMSFAMILYTREE14Winter2009ZDMC–Lec.#0915Winter2009ZDMC–Lec.#09二、PLD的发展和分类PROM是最早的PLDPAL可编程逻辑阵列FPLA现场可编程阵列逻辑GAL通用阵列逻辑EPLD可擦除的可编程逻辑器件FPGA现场可编程门阵列ISP-PLD在系统可编程的PLD16Winter2009ZDMC–Lec.#09三、LSI中用的逻辑图符号17Winter2009ZDMC–Lec.#098.2现场可编程逻辑阵列FPLA

FieldProgrammableLogicArray组合电路和时序电路结构的通用形式1970s

逻辑函数

与或表达式

与逻辑+或逻辑

最小项之和

部分最小项与EPROM很相似时序型FPLAA0~An-1W0W(2n-1)D0DmAlthoughtheFPLAismoreflexiblethanthePALarchitecture,ithasnotbeenaswidelyacceptedbyengineers.FPLAsareusedmostlyinstate-machinedesignwherealargenumberofproducttermsareneededineachSOPexpression.18Winter2009ZDMC–Lec.#098.2FPLA结构组合电路和时序电路结构的通用形式19Winter2009ZDMC–Lec.#098.3PAL（ProgrammableArrayLogic）8.3.1PAL的基本电路结构，1970s，曾大规模应用，采用双极型熔丝工艺，工作速度较高。一、基本结构形式

可编程“与”阵列+固定“或”阵列+输出电路 最简单的形式为：二、编程单元出厂时，所有的交叉点均有熔丝三、输出有限、减少单元数20Winter2009ZDMC–Lec.#098.3.2PAL的输出电路结构和反馈形式PAL器件的输入、输出结构以及输入、输出的数目是由集成电路制造商根据实际设计情况大致估计确定。一.专用输出结构用途：产生组合逻辑电路21Winter2009ZDMC–Lec.#09二.可编程输入/输出结构用途：组合逻辑电路，有三态控制可实现总线连接可将输出作输入用当最上面的乘积项为高电平时，三态门开通，I/O可作为输出或反馈；乘积项为低电平时，三态门关断，是输入。22Winter2009ZDMC–Lec.#09三.寄存器输出结构、时序结构用途：产生时序逻辑电路或门的输出通过D触发器，在CP的上升沿时到达输出。触发器的Q端可以通过三态缓冲器送到输出引脚触发器的反相端反馈回与阵列，作为输入信号参与更复杂的时序逻辑运算23Winter2009ZDMC–Lec.#09四.带异或输出结构时序逻辑电路还可便于对“与-或”输出求反两个和项在触发器的输入端异或之后，在时钟上升沿到来时存入触发器内把乘积项分割成两个和项24Winter2009ZDMC–Lec.#09五.运算反馈结构时序逻辑电路可产生A、B的十六种算术、逻辑运算由8个寄存器型输出结构组成的PAL器件命名为PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为PAL16L8。25Winter2009ZDMC–Lec.#09O3=AB+CD+0+026Winter2009ZDMC–Lec.#09ROMvs.PLAROMDesigntimeisshort(noneedtominimizeoutputfunctions)Mostinputcombinationsareneeded(e.g.,codeconverters)LittlesharingofproducttermsamongoutputfunctionsSizedoublesforeachadditionalinputCan'texploitdon'tcaresCheap(high-volumecomponent)CanimplementanyfunctionofninputsMediumspeedPLADesigntoolsareavailableformulti-outputminimizationTherearerelativelyfewuniquemintermcombinationsManymintermsaresharedamongtheoutputfunctionsMostcomplexindesign,needmoresophisticatedtoolsCanimplementanyfunctionuptoaproducttermlimitSlow(twoprogrammableplanes)27Winter2009ZDMC–Lec.#098.3.3PAL的应用举例逻辑函数EDA软件设计自学：P397例8.3.1P399例8.3.228Winter2009ZDMC–Lec.#098.4通用逻辑阵列GAL8.4.1电路结构形式1985采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的特性。可编程“与”阵列+固定“或”阵列+可编程输出电路

OLMC编程单元采用E2CMOS可改写统一型号输出逻辑宏单元OLMC（OutputLogicMacroCell）适当地为OLMC进行编程，GAL就可以在功能上代替前面讨论过的PAL各种输出类型以及其派生类型29Winter2009ZDMC–Lec.#09GAL16V8由OLMC编程决定inputorOE由OLMC编程决定inputorouput由OLMC编程决定inputorCLKGAL16V8：16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以改变的普通型30Winter2009ZDMC–Lec.#09GAL器件结构和特点GAL16V8的基本结构8个输入缓冲器8个输出反馈缓冲器一个共用时钟CLK8个输出缓冲器8个OLMC31Winter2009ZDMC–Lec.#098.4.2OLMC输出逻辑宏单元数据选择器工作模式：由结构控制字决定AC0,AC1(n),XOR(n)编程信息：存于状态控制字中。32Winter2009ZDMC–Lec.#09状态控制字：存放编程信息编程方法：通过对状态控制字编程，便可决定OLMC的工作模式

。SYN（8个OLMC各共用）：决定CP接入方法：

SYN=0，CP同步接入。

SYN=1，CP作I/O端口33Winter2009ZDMC–Lec.#09输出逻辑宏单元OLMC组态

输出逻辑宏单元由对AC1(n)和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：

专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。(1)专用输入组态：如下图所示：此时AC1(n)＝1，AC0＝0，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止，I/O可以作为输入端，提供给相邻的逻辑宏单元。本级输入信号却来自另一相邻宏单元。34Winter2009ZDMC–Lec.#09(2)专用输出组态：如下图所示：AC1(n)＝0，AC0＝0，四路反馈数据选择器FMUX输出接在低电平，本单元的反馈信号和相邻单元的信号都被阻断由于或非门，使异或门的输出不经过D触发器，直接由处于使能状态的三态门输出由于与非门输出使第一条乘积项经过乘积项数据选择器作为或门的输入35Winter2009ZDMC–Lec.#098.4.3GAL的输入和输出特性GAL是一种较为理想的高输入阻抗器件CMOS输入不可悬空Actually,theGAL16V8hasonlythreedifferentmodes:(1)simplemode,whichisusedtoimplementsimpleSOPcombinationallogicwithouttristateoutputs;(2)complexmode,whichimplementsSOPcombinationallogicwithtristateoutputsthatareenabledbyanANDproductexpression;(3)registeredmode,whichallowsindividualOLMCstooperateinacombinationalconfigurationwithtristateoutputs(similartothecomplexmode)orinasynchronousmodewithclockedDFFssynchronizedtoacommonclocksignal.36Winter2009ZDMC–Lec.#09GAL输出缓冲级三态N-MOS高速大电流37Winter2009ZDMC–Lec.#098.5可擦除的可编程逻辑阵列EPLD一、结构特点相当于“与-或”阵列（PAL）+OLMC二、采用EPROM工艺集成度提高高密度复杂的可编程逻辑阵列CPLD38Winter2009ZDMC–Lec.#098.7现场可编程门阵列FPGA一、基本结构1.IOB输入输出2.CLB逻辑3.互连资源IR4.SRAM编程数据SimplifiedversionofFPGAinternalarchitectureBasicidea:two-dimensionalarrayoflogicblocksandflip-flopswithameansfortheusertoconfigure:

1.theinterconnectionbetweenthelogicblocks, 2.thefunctionofeachblock.39Winter2009ZDMC–Lec.#09WhyFPGAs?Bytheearly1980’smostofthelogiccircuitsintypicalsystemswhereabsorbedbyahandfulofstandardlargescaleintegratedcircuits(LSI).Microprocessors,bus/IOcontrollers,systemtimers,...Everysystemstillhadtheneedforrandom“gluelogic”tohelpconnectthelargeICs:generatingglobalcontrolsignals(forresetsetc.)dataformatting(serialtoparallel,multiplexing,etc.)SystemshadafewLSIcomponentsandlotsofsmalllowdensitySSI(smallscaleIC)andMSI(mediumscaleIC)components.40Winter2009ZDMC–Lec.#09WhyFPGAs?CustomICssometimesdesignedtoreplacethelargeamountofgluelogic:reducedsystemcomplexityandmanufacturingcost,improvedperformance.However,customICsareveryexpensivetodevelop,anddelayintroductionofproducttomarket(timetomarket)becauseofincreaseddesigntime.Note:needtoworryabouttwokindsofcosts:1.costofdevelopment,sometimescallednon-recurringengineering(NRE)2.costofmanufactureAtradeoffusuallyexistsbetweenNREcostandmanufacturingcosts41Winter2009ZDMC–Lec.#09WhyFPGAs?CustomICapproachviableforproductsthatare…veryhighvolume(whereNREcouldbeamortized),nottime-to-marketsensitive.FPGAsintroducedasanalternativetocustomICsforimplementinggluelogic:improveddensityrelativetodiscreteSSI/MSIcomponents(withinaround10xofcustomICs)withtheaidofcomputeraideddesign(CAD)toolscircuitscouldbeimplementedinashortamountoftime(nophysicallayoutprocess,nomaskmaking,noICmanufacturing),relativetoASICs.lowersNREsshortensTTMBecauseofMoore’slawthedensity(gates/area)ofFPGAscontinuedtogrowthroughthe80’sand90’stothepointwheremajordataprocessingfunctionscanbeimplementedonasingleFPGA.42Winter2009ZDMC–Lec.#09PLAs:100sofgateequivalentsFPGAs:1000-10000sgates

upto10,000,000gatesLogicblocksImplementcombinational

andsequentiallogicInterconnectWirestoconnectinputsand

outputstologicblocksI/OblocksSpeciallogicblocksat

peripheryofdevicefor

externalconnectionsKeyquestions:Howtomakelogicblocksprogrammable?Howtoconnectthewires?Afterthechiphasbeenfabbed

Field-ProgrammableGateArrays43Winter2009ZDMC–Lec.#091.IOB可以设置为输入/输出；输入时可设置为：同步（经触发器） 异步（不经触发器）44Winter2009ZDMC–Lec.#092.CLB本身包含了组合电路和触发器，可构成小的时序电路将许多CLB组合起来，可形成大系统----阵列45Winter2009ZDMC–Lec.#09TheXilinx4000CLB46Winter2009ZDMC–Lec.#093.互连资源47Winter2009ZDMC–Lec.#09Xilinx4000Interconnect48Winter2009ZDMC–Lec.#09XilinxFPGAs(interconnectdetail)49Winter2009ZDMC–Lec.#094.SRAM

分布式

每一位触发器控制一个编程点

50Winter2009ZDMC–Lec.#09DetailsofVirtex-ESliceLUT4-inputfun16x1sram32x1or16x2inslice16bitshiftregisterStorageelementDflipfliplatchCombinationaloutputs5and6inputfunctionsCarrychainarithmeticalongroworcol51Winter2009ZDMC–Lec.#09二、编程数据的装载数据可先放在EPROM或PC机中通电后，自行启动FPGA内部的一个时序控制逻辑电路，将在EPROM中存放的数据读入FPGA的SRAM中“装载”结束后，进入编程设定的工作状态！！每次停电后，SRAM中数据消失下次工作仍需重新装载52Winter2009ZDMC–Lec.#09XilinxFPGAAdderExampleExample2-bitbinaryadder-inputs:A1,A0,B1,B0,CIN

outputs:S0,S1,CoutFullAdder,4CLBdelaystofinalcarryout2xTwo-bitAdders(3CLBseach)yields2CLBstofinalcarryoutFPGAarchitecture53Winter2009ZDMC–Lec.#0954Winter2009ZDMC–Lec.#09Virtex-EFamilyofParts55Winter2009ZDMC–Lec.#09WhyareFPGAsInteresting?Technicalviewpoint:Forhardware/system-designers,likeASICsonlybetter!“Tape-out”newdesigneveryfewminutes/hours.Doesthe“reconfigurability”or“reprogrammability”offerotheradvantagesoverfixedlogic?Dynamicreconfiguration?In-fieldreprogramming?Selfmodifyinghardware,evolvablehardware?FPGAshavetrackedMoore’sLawbetterthananyotherprogrammabledevice.Staggeringlogiccapacitygrowth(10000x):56Winter2009ZDMC–Lec.#09WhyareFPGAsInteresting?Logiccapacitynowonlypartofthestory:on-chipRAM,high-speedI/Os,“hard”functionblocks,...ModernFPGAsare“reconfigurablesystems”Havebeenanarchetypeforthesemiconductorindustryasawhole:But,theheterogeneityerodesthe“purity”argument.Mappingismoredifficult.Introducesuncertaintyinefficiencyofsolution.57Winter2009ZDMC–Lec.#09WhyareFPGAsInteresting?Haveattractedanhugeamountofinvestmentfornewventures:Moststartupshavefailed.Why?BusinessdominatedbyXilinxandAlteraFPGAsattheleadingedgeofICprocessing:XilinxV7outnextyearwith28nmTSMCprocessingFoundarieslikeFPGAs-regularityhelpgetprocessupthe“learningcurve”High-volumecommitmentgetsinterestoffoundry(GivesFPGAsacompetitiveedgeoverASICs,whichusuallyarebuiltonanolderprocess.)FPGAshavebeenwildlysuccessfuleventhoughtheyareinefficientinsiliconarea,