中级篇大容量sdram读写通过串口显示数据参考之参数解释

90%BIOS90%BIOS用。这部分的讲述以SDRAMDDRSDRAMSDRAMBank（LogicalBank，下文简称L-Bank）SDRAML-Bank8X8的阵列，BL-Bank地址编号，C代表列地址编号，R4L-Bank4是——先指定L-Bank在实际工作中，L-Bank活”（RowActive）。在此之后，将发送列地址寻址命令与具体的操作命令（是读还是写），这两个命令也是的间隔被定义为tRCD，即在实际工作中，L-Bank活”（RowActive）。在此之后，将发送列地址寻址命令与具体的操作命令（是读还是写），这两个命令也是的间隔被定义为tRCD，即RAStoCASDelay（RASCAS，RASCAS脉冲），大家也可以理解为行选通周期。tRCDSDRAMBIOS进行调整。广义的tRCD（tCK，ClockTime）数为单位，比如tRCD=2，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，对于PC100SDRAM（时钟频率等同于DDR-200），tRCD=2，20nsPC133（时钟频率等于DDR-266）15ns图中显示的是I/O（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是非常著名的CL（CASLatency，列地址脉冲选通潜伏期）。CL的数值与tRCD一样，以时钟周期数表示。如DDR-400，200MHz，5nsCL=210nsCLSDRAM，DDRSDRAM，0.751.25图中标准CL=2，tAC目前内存的读写基本都是连续的，因为与CPUCacheLine（即图中标准CL=2，tAC目前内存的读写基本都是连续的，因为与CPUCacheLine（即CPUCache单位）64字节。而现有的P-Bank88式，连续传输的周期数就是突发长度（BurstLengths，简称BL）进行读/写操作而不再需要控制器连续地提供列地址（SDRAM与DDRSDRAM好两段突发读取命令的间隔周期（与BL）在数据读取完之后，为了腾出读出放大器以供同一L-Bank行预充电的操作来关闭当前工作行。还是以上面那个L-BankB1、R2、C6。如果接下来的寻址命令是B1、R2、C4，则不用预充电，因为读出放大器正在为这一行服务。但如果地址命令是B1、R4、C4，由于是同一L-BankR2R4tRP（RowPrechargetRP（RowPrechargecommandPeriod，行预充电有效周期），本图为一个完整的从行寻址到行关闭的时序图，图中所表示的tRCD=2、CL=2、从上图中我们还发现了一个在DDRSDRAM时代经常被人提起，也经常会在BIOS中出现的参数——tRAS。tRASACTIVEtoPRECHARGEcommand，即从行有效命令发出至预充电命令发出之在讲完DRAMSDAMDIer在讲完DRAMSDAMDIerCL值（PageP-BakL-BankP-BankP-Bank8bit8P-BankCPUP-Bank，P-Bank内的所有芯片同时工作，这样对P-Bank内所有的芯片的寻址都是相同的。比如寻址指令是B1、C2、R6，那么该P-Bnak内的芯片的工作状态都是打开B1的L-Bank的第C2行。好了，所谓广义上的页就是指P-Bank所包括的芯片内相同L-Bank内的相同工作行的总集合。页容量对于内存子系统而言是一个很重要的Intel845MCH2、4、8、16KBL-BankL-Bank4L-Bank4P-Bank4DDRSDRAMP-BanktRP、tRCD、CL、BLSDRAMtRCD、CLtRP以内存最主要的操作——读取为例。tRCD决定了行寻址（有效）至列寻址（读/写命令）之间的间，CL，tRPL-Bank速度。现在可以想象一下对某一页面进行读取时可能遇到的几种情况（CL1L-BankL-BanktRCD+CL（PH，PageHit）1L-BankL-BanktRCD+CL（PH，PageHit）令，数据读取前的总耗时仅为CL，这就是所谓的背靠背（BacktoBack）寻址，我们称之为页快速命中（PFH，PageFastHit）或页直接命中（PDH，PageDirectHit）3L-Bank（未关闭），这种现象就被称作寻址冲突tRP+tRCD+CL，这种情况我们称之为页错失（PM，PageMiss）。显然，PFH，PMPHRPHRate、PFHRPFHRate、PMRPMRate。因此，系统设计人员（包括内存与北桥芯片PHRPFHR，PMR，PHRPHR。自动预充电技术就是其中之一，它自动的在每次行操作之后进行预充电，从而减少了日后对同一L-Bank不同行寻址时发生冲突的可L-BanktRPL-Bank早期非常令人关注的VIA4L-BankL-Bank电或者寻址（如果要寻址的L-BankL-Bank时，tRPL-Bank（一般的，交错操作都会用到自动预充电）,这是比PFH时时候。当时VIAP-Bank16LRU（LeastRecentlyUsed，近期最少使用L-BankL-Bank0L-Bank3与tRCDL-BankL-Bank0L-Bank3与tRCDPFHR无论是自动预充电还是交错工作的方法都无法消除同行（页面）寻址时tRCDCL如何做到这一点呢？这就是北桥芯片的责任了。现在我们就又接触到tRAS这个参数，在BIOS中所设置的tRAStRAS（min），过了这个周期后就可以发出预充电SDRAMDDRSDRAM5间隔视芯片而异（DDRSDRAM70000ns）（）7000ns（tRCD页）PFHR（），SDRAMIntel845MCH24SDRAM的寻址原理讲，同一L-Bank行（读出放大器只能为一行服务），SDRAM4L-Bank，北桥最多8P-Bank（4DIMM）32P-Bank，那么就只剩下4个页面，因为有几个L-Bank才能有同时打开几个行而互不干扰。Intel845的MHC虽然可以支持24个打开的页面，那也是指6个P-Bank的情况下（845MCH只支持6个P-Bank）。可845）写入时/如果已经达到极限，就关闭有冲突的-Bank）LRUVIAtRAS后第一时间发出预充电指令（自动预充电时，会在tRAS），时预充电操作才被延后（比如，DDRSDRAM）此，tRASBIOS及，所以也逐渐被用户所关注。其实，在SDRAM时代就没有对这个参数有刻意的设定，在DDRSDRAM的官方时预充电操作才被延后（比如，DDRSDRAM）此，tRASBIOS及，所以也逐渐被用户所关注。其实，在SDRAM时代就没有对这个参数有刻意的设定，在DDRSDRAM的官方JEDEC（CL、tRCD、tRP），tRAStRSL-BaktRAS四、BL从读/写之间的中断操作我们又引出了BL（突发长度）对性能影响的话题。首先，BL的长短与其应BL，这是厂商们经过多年的实践总结BL越长，对于连续的大数据量传输很有好处，但是对零散的数据，BL太长反而会造成总线周期的浪P-Bank64bit，BL=432CacheLineBL=8，满足需要，不用再次发出读取指令。而对于2KB的数据，BL=4的设置意味着要每隔4个周期发送新的列地址，并重复63次。而对于BL=256，一次突发就可完成，并且不需要中途再进行控制，但如果仅传输64字节，就需要额外的命令来中止BL=256的传输。而额外的命令越多，越占用内存子系统的控制资源，从而降低BLPCBL488448（单一方向）对参数。那么，CL、tRCD、tRP显然就是绝对参数，任何情况下减少它们的周期绝对不会错。而且从上文的分析可以发现，从重要性来论，优先优化的顺序也是CL→tRCD→tRP，因为CL的遇到的机会最多，tRCD其次，tRP如果页面交错管理的好，大多不受影响。而BL、tRAS等则可以算是相对参数。也正是由于这些相IntelNVIDIAIntelAMD875PIntelNVIDIAIntelAMD875PnForce2AMD64较远，因此我们没有在AMD64的双通道平台上进行测试。首先要讲明，Intel865/875nForce2而言之，865/7518bit。Force2Force2面会有比较大的麻烦，毕竟内存地址的转换是相当复杂的。所以，nForce2865/875875PnForce2875PIntel875P875P4DIMM4P-Bank是8个P-Bank