一章大三上铭复习-2012

①regwie①regwiereg值为zreg变量不能赋予强度值。过程赋值与连续赋值的差异：alwaysinitial语句中出现，连续赋值vs驱动线网；④使用=/<=vs=；⑤无assign关键词（在过程性连续赋值中除外）vsassign关键词。PLA（ProgrammableLogicArray）可编程逻辑阵列（PAL：ProgrammableArrayLogicFPGA（FieldProgrammableGateArray）现场可编程逻辑门阵列CPLD（ComplexProgrammableLogicDevice）复杂可编程逻辑器件CAD(ComputerAidedDesign)计算机辅助设计CAE(computeraidedSSI：smallscaleintegrated（M:medium VL:verylarge）EDA(electronicdesignautomation)电子设计自动化PLI：programlanguageinterface电子设计发展过程（发展趋势CADCAE到电子设计自动化（EDAEDA定义：以计算机EDA软件工具PLD器件ASICEDA（EDAEDA工具的共同特征IP核的一些概念(intellectualIPITIP核（IP模块）（IP核（IP模块）1/ARMHDLARMHDLSOC：SYSTEMona构成：由微处理器核（MPUCore，数字信号处理器核（DSPCore，存储器核（RM/O，/D（SoC举例：由微处理器核（MPUCore，数字信号处理器核（DSPCore，存储器核（RM/O，/D（SoC设计方法的演变（见下图1.51.7FPGA/CPLD的数字系FPGA/CPLD（见下图PLD器件的配置网表HDL语言描述的电路VHDL与C15.PC上用软件验证功能是否正确，各部分时序配合是否准确。2/功能仿真（FunctionSimulation）功能仿真（FunctionSimulation）EDA软件工具EDAcadencedesignsystems\mentorFPGA/CPLDEDAHDL、原理图、状态图等，依据给定的硬件结构和SynopsysFPGAExpress,fpgacompilerfpgacompilerIISynplicitysynplifypro/synplifyMentorleonardo（P19CPLDFPGA3/（P42（（P42（为了解决超大规模集成电路（VLSI）1986年开始，IC领域的专家成立（JAG，JointGroup描测试（BST，BoundaryScanTest）技术规范在系统可编程(ISP)in-systemprogrammable) 3.1QuartusII4/（P73（tsu（t（P73（tsu（th（tco（tpd（fmaxQuartus自带的有Megafunction库是Altera提供的参数化模块库。从功能上看，可以把Megafunction库中 （P103Verilog的行为描述语句，如条件语句、赋值语句和循环语句 Verilog程序由模块moduleendmodule两个关键字Verilog程序书写格式自由，一行可以写几个语句，一个语除了endmodule等少数语句外，每个语句最后必须有可以用/*……*/和//Verilog程序做注释，以增强程 （1）5/always语句：既可用于组合电路也可以描述时序电路，只有两种状态：等待状态和执行状always语句：既可用于组合电路也可以描述时序电路，只有两种状态：等待状态和执行状 >(< <always@敏感信号表达式>)><<例化门元件名port_list>);Verilog中的标识符可以是任意一组字母、数字以及符号“$”和“_”（下划线）的组合，0011或“真xX：不确定或未知的逻辑状态zZ：高阻态Verilognet型variableNet型数据相当于硬件电路中的各种物理连接，其特点是输出的值紧跟输入值的变assign对其进行赋值。6/wire是最常用的Net型变量,tri跟wire完全一样，可综合；supply1，supply0（可综合wire是最常用的Net型变量,tri跟wire完全一样，可综合；supply1，supply0（可综合always、initialvariable型。reg、integer可综合。real、time不能被综合。在综合器进行综合时，variable型变量会根据具体情况来确定是映射成连线还是映射认为标量（1位。在数字设计中用reg类型阵列构成的存储器在综合时均被综合成存储器宏模块。而RAM\ROM。存储器可看做是二维的向量。reg[WIDTH-1:0]mymenm[MEMSIZE-1:0];（P132 语句、条件语句、循环语句(For循环可综合，其他不可综合)、编译指示语句7/ initial语句常用于仿真中的初始化；initial过程块中的语句仅执行一次，always块内的语句则是不断重复执行的；always语句带触发条件，initial不带；always可综合，initial initial语句常用于仿真中的初始化；initial过程块中的语句仅执行一次，always块内的语句则是不断重复执行的；always语句带触发条件，initial不带；always可综合，initialreg型变量赋值begin-endfork-join界定的一组语句，当块语句只包含过程赋值语句多用于对reg赋值符号为“<=”，如：b如：b=端，而是同时启动下一条语句继续执行，束同时给左always过程块中既为合逻辑建模，又为在同一个alwaysalways过程中对同一个变量赋值仿真时使用$strobe显示非阻塞赋值的变量 if-else语句8/ always@(posedgeclk)VerilogHDL是一种能够在多个层级对数字系统进行描述的语言，verilog系统级（systemlevel）算法级（algorithmlevel）（RTLRegisterTransferLevel）门级（GateLevel）（SwitchVerilogHDL9/ (2)行为描述：就是对设计实体的数学模型的描述，其抽象程度远高于结构描述；verilog行为描述方式always过程语句实现，这种行为描述既适合(2)行为描述：就是对设计实体的数学模型的描述，其抽象程度远高于结构描述；verilog行为描述方式always过程语句实现，这种行为描述既适合EDA软件自动完成，最终选（assign7.3710/ ( (11/有限状态机（FiniteStateMachine,FSM）是时序电路设计中经常采用的一种方式，尤其适于设计数字系统的控制模块。优点（moore化时还需要等待时钟的到来。//有限状态机（FiniteStateMachine,FSM）是时序电路设计中经常采用的一种方式，尤其适于设计数字系统的控制模块。优点（moore化时还需要等待时钟的到来。//diagramtable(1)（currentstate，cs）(3)输出逻辑（out相应的，在用verilog（cs，次态（ns双过程描述（CS+NS,OL双过程描述always过程来描述有限状态机，双过程描述（CS,NS+OL双过程描述（CS）;另一个过程 （P198moduleinputclk,clr,x;outputregz;reg[1:0]always@(posedgeclkorposedgeclr)*该过程定义当前状态//异步复位，s0if(clr)elsealways@(stateorx)caseS0:beginif(x)S1:beginif(x)12/default:next_state<=S0; /*default语句*/default:next_state<=S0; /*default语句*/always S3:moduleinputclk,clr,x;outputregz;reg[1:0]always@(posedgeclkorposedge//异步复位，s0if(clr)elseif(x)beginstate<=S1;elsebeginstate<=S0;13/if(x)beginstate<=S1;elseif(x)beginstate<=S1;elsebeginstate<=S2;z=1'b0;endS2:beginif(x)beginstate<=S3;elsebeginstate<=S0;z=1'b0;end if(x)beginstate<=S1;z=1'b1;endelsebeginstate<=S2;z=1'b1;end /*default语句 （P203一位热码FPGA器件来说， （P209）if语句中，输出信号的值，那么输出信号将保持原来的值不变。这种情况会需要额外的寄存器14/verilog语言描述简单，只需要描述状态 8.12（P213）15/9.4；9.89.4；9.8VGA FPGA/CPLD器件实现的设计中，综合VerilogVHDL语言描述的行为级或功RTL级功能块或门级电路网表的过程forever，while等。用always16/ 2module 2moduleinput[7:0]ina,inb;inputcin,clk;outputreg[7:0]sum;outputregreg[3:0]tempa,tempb,firsts;regfirstc;always@(posedgeclk) 4 input[7:0]ina,inb;input cin,clk;reg[7:0]tempa,tempb,sum; tempci,firstco,secondco,thirdco,cout; seconda,secondb,seconds;reg[5:0] always@(posedgeclk)begin 17/begin //第一级加（2位firsta=tempa[7:2];firstb=tempb[7:2]; beginbegin //第一级加（2位firsta=tempa[7:2];firstb=tempb[7:2]; beginbeginalways@(posedgeclk) always过程只有两种状态，即执行状态和等待状态，是否进入执行状态取决于是否 将组合逻辑实现的电路和用时序逻辑实现的电路应尽量分配到不同的always过程中。always过程中只允许描述对应于一个时钟信号的同步时序逻辑。always过程必须由敏感信号的变化来启动，因此应精心选择进程敏感表达式中的敏 的任何变量发生变化，系统则按照该语句所规定的格式将结果输出一次）$strobe（选 刻距离仿真开始时刻的时间量值不同的是$time以64位整数值的形式返回模拟时间，对