集成电路原理课件延时- edited

延时1.延时理解及模型构建延时定义瞬态响应模型RC延时模型Elmore延时模型2.延时分析单位反相器到逻辑门电路版图设计影响线性延时模型路径逻辑努力Background一块好芯片的俩个最重要的指标是速度（延时）和功耗，在大多数设计中，当考虑速度时，许多逻辑路径其实都不需要做任何有意的设计努力，因为这些路径对于系统的时序目标来说已经足够快，但有一些路径限制系统工作速度，因而需要关注时序细节的关键路径，分别在四个层次上受到影响结果/微结构级逻辑级电路级版图级

芯片设计其中一个最重要的目的，就是规划延时延时延时：延时的定义延时：指的是特定器件或模块输入输出的时序关系，

我们在反相器中所讨论的延时，指的是输入

变化到输出发生变化所需要的时间（一般以

到达VDD/2的时间取点）对于复合逻辑，和输入端口的输入模式有关对于多器件级联，与输出所经历的路径有关互联线也会带来延时最典型的为全局时钟信号的延时知识回顾：输入模式的主要分析方法分析的几个切入点对于并联的晶体管，需要考虑晶体管的导通数量对于串联的晶体管，需要考虑其阈值受到的影响（中间节点电势）对于中间节点，需要考虑其充放电的状态或过程ABABFintABABFintFintCintCL延时：延时的定义

延时的定义传播污染最大最小按输出的反转上升tpdrtcdr下降tpdftcdf传播延时与上升/下降时间关系曲线延时：反相器的传播延时传播延时：表示从输入超过50%到输出超过50%之间的时间没有最大、最小之分，但有上升、下降之分

通常把传播延时tpd称为延时tpdf（传播下降延时）tpdr（传播上升延时）延时：计算到达时间

Weste,ch.4121233

模拟的例子：NAND门传播延时，输入模式相关从逻辑符号看，A和B端口是对称的从晶体管电路图看，对称性指存在于上拉网络模式共有3种上拉的情况（上升）3种下拉的情况（下降）可从静态或动态的角度分析参见RabaeyChap6.2.1ABABFintABF模拟的例子：NAND门传播延时，输入模式相关延时的增加的最大改变在上升/下降时间的变化量化的一般标准是上升或下降经过VDD/2的时间点tpdrtcdrRabaey,ch.6上升下降瞬态响应：电容放电过程的形式

注意电阻放电的电压改变是随着电压变化的电流随电压降低而降低电流保持不变电阻放电电流源放电VVIR+-+-VtVtdVdtdVdtdVdtABVB=VDDVG=VA=VDD稳态ABVB=VDDVG=VA=0初态瞬态响应计算延时最基本的方式是建立起所关注电路的物理模型，写出描述输出电压和输入电压及时间关系的微分方程，这些微分方程的解就称为瞬态响应，而延时就是当输出达到VDD/2时所需要的时间。瞬态响应：分析瞬态响应:分段法公式注意β已经包含了μ,Cox,和W/L假设NMOS瞬间导通，PMOS瞬间截止，过程描述NMOS导通后以NMOS的饱和区分界，即VB=Vds=Vg-Vt=VDD-Vt其中，Vg=VDD，VB=Vds根据观察电路得到根据NMOS的IV特性求得（Weste，Eq.2.2）与实际情况的偏差未考虑沟道调制效应（饱和区IV曲线有斜率，偏离理想电流源）未准确描述饱和及电阻区交界处的实际情况未考虑PMOS截止所经历的饱和及电阻区Weste饱和区电阻区瞬态响应:分段法000.5120406080(V)t(ps)阶跃输入恒定电阻放电电流源放电12VDD-Vt1212取VG=VDD曲线分段模型VDDVDD-VtVDSIDSVDSIDSVDSIDSVDD/2000.5120406080(V)t(ps)阶跃输入SPICE模型（A）肖克利模型（B）自举（Bootstrapping）瞬态响应：与SPICE模型比较A线预测的传播延时稍长于B，这是因为在长沟道模型中采用的迁移率没有充分考虑速度饱和和迁移率退化的影响B在下降之前有一个瞬间的上升，这一效应称为自举12.5(ps)15.8(ps)000.5120406080(V)t(ps)阶跃输入SPICE模型RC模型肖克利模型自举（Bootstrapping）12.5(ps)15.8(ps)瞬态响应：与SPICE模型、RC模型比较Weste，Ex4.1Wn1μmnMOS宽度Cout20fF输出（负载）电容L50nm沟道长度VDD1.0V电源电压Vt0.3V阈值电压tOX10.5Å栅氧厚度μ80cm2/V·s迁移率瞬态响应：仿真的例子使用Multisim和MOSIS的TSMC0.25μm工艺未考虑扩散电容基于SPICE的MOSLEVEL3可与Rabaey的Ex5.5比较tpdf

和tpdr是多大？tcdf

和tcdr是多大？瞬态响应：流程分析模型建立测量参数提取模型优化模拟仿真设计优化芯片制造版图设计规则检查手动估算设计修改简化瞬态响应：小结从物理上建立模型需要分段和非线性方程（偏离的线性）是运用计算机仿真的基础仿真模型可以是简化的，也可以是考虑全面的仿真模型能最大限度的反映真实情况但并不是所有的参数都有很直接的物理意义（可能是Empirical的）但是，设计者做定性和直观的分析需要能反映本质的模型和物理量尽量接近实际状况的结果，趋势和量级要对可为设计、改进做指导计算需要尽量简单（尽量线性）RC延时模型：目的最终的目的是快捷的分析单个晶体管（反相器）的延时物理上理解时延过程本质就是输出电容的充放电建立输出电容（寄生、自载、负载、后级输入）的概念根据电容原理将晶体管输入输出电容等效成负载建立驱动（充电、放电）晶体管的（平均）等效电阻概念根据特性将等效电阻电容与晶体管宽度挂钩建立时间常数的概念描述延时延时（名词）时延（动词）Desert,Record,Research,house,close

…RC延时模型：目的尝试用时间常数τ=RC来描述翻转（充放电）过程等效电阻是沟道的电导的倒，是IV曲线在工作区间内的平均值一般工作在饱和区的VDD到VDD/2之间饱和区需要注意有长沟道调制系数LAMBDA等效电容需要具体分析掌握工作区域适当的简化模型抓住主要量，省略次要或二阶项找到合适的比例和晶体管宽度挂钩充放电（上升、下降）过程是可以相互等效的RC延时模型：一阶瞬态响应具体内容在《信号与系统的》拉普拉斯变换中任何线性系统都适用，值得常常回顾时域分析微分方程线性！一阶！频域分析系统传输函数（拉普拉斯变换）VCVi电路图RC延时模型：一阶阶跃响应一阶放电的时间常数是下降到1/e=0.379的时间τ1/e=RC一阶充电的时间常数是上升到(1-1/e)=0.621的时间τ1/e=RC晶体管延时所关注的时间常数为0.5幅度时间

τ1/2=τ1/eln2所以，以R1/2C计算时间时可以把R1/2=ln2R作为等效电阻所以，任何计算时，需要确定和比较1/2和1/e时间一般1/e时间更多的用在物理层面，1/2时间多在工程层面½时间较1/e时间更加对称（工程喜欢对称，可以简化）10.80.60.40.200τ2τ3τ4τ0.5~0.62110.80.60.40.200τ2τ3τ4τ0.5tVoutVDDVoutVDDt~0.379RC延时模型：一阶模型的其它特征10.80.60.40.200τ2τ3τ4τ0.510.80.60.40.200τ2τ3τ4τ0.5tVoutVDDVoutVDDt一阶模型是除了线性模型外工程学中另一个大量使用的模型（RC电路）二阶模型中的谐振也是大量运用（RLC电路）RC延时模型：二阶系统有两个时间常数当其中一个为主导的时候C1乘以和C2的共享路径电阻加上C2乘以其电阻这也是Elmore时延模型的一种情况Elmore延时模型：路径电阻只有一个输入点（源）所有电容都在节点和地之间不包含任何电阻回路Rabaey4.4.3任何节点i的路径电阻Rii值从源到i节点所需经过路径上的电阻任何两节点i和j间的共享路径电阻Rij为i路径电阻和j路径电阻交集的和1C1C2C3C4C51111R1R2R3R4R5R44=R1+R3+R4R55=R1+R3+R5R22=R1+R2R12=R1R24=R1R25=R1R45=R1+R3Elmore延时模型：节点时延1C1C2C3C4C51111R1R2R3R4R5任何节点i的响应输入源的时延是所有节点电容的时间常数的和电容的时间常数中的电阻用节点与目标电容节点的共享电阻代替τD5=R1C1+R1C2

+(R1+R3)C3+(R1+R3)C4

+(R1+R3+R5)C5τD4=R1C1+R1C2

+(R1+R3)C3+(R1+R3)C4

+(R1+R3)C5Elmore延时模型:无分支RC链主要应用在多输入复合逻辑中时延的研究及对电阻-电容导线时间常数的计算1C1R1C2C3Ci-1CiCN23i-1iR2R3RiRiRNτDi=C1R1+C2(R1+R2)+C3(R1+R2+R3)+…+Ci(R1+R2+R3+…+Ri)+CN(R1+R2+R3+…+Ri)=C1R1+C2(R1+R2)+C3(R1+R2+R3)+…+(Ci+CN)(R1+R2+R3+…+Ri)与Ci的共享路径电阻Ci的路径电阻CN与Ci的共享路径电阻=Ci的路径电阻输入（源）输出（响应）Elmore延时模型:说明Elmore模型是通过主要时间常数的一阶近似更严谨的模型将提供较精确的上届和下届（UpperandLowerBounds）Elmore近似大多数情况下落在中间Elmore模型可以用在复合逻辑的充放电时间上（传播时延）也可以用在互联金属线（电阻电容线）的模型上Elmore有用，但只是近似单位反相器沟道长度L为工艺所能达到的最小值一般与工艺技术节点相当0.25μm工艺为0.25μm0.18μm工艺为0.18μm沟道有时会比工艺节点还小65nm工艺的沟道长度为50nmNMOS的晶体管宽度W为1个单位其电阻为R所有端口（栅、源、漏）电容为CR为之前所说的R1/2=ln2R1/e,故1/2延时直接由RC获得（不用再乘ln2=0.379）栅、源、漏的电容都等效到GNDPMOS的晶体管宽度W为r个单位其电阻仍为R所有端口（栅、源、漏）电容为rC本例中r=2，RPMOS=R,CPMOS=2C单位反相器(UnitInvertor)213112r=2r=3工艺A工艺B2C2CCC单位反相器：K倍于单位反相器定义单位反相器的NMOS的等效电阻为R效电容为C宽度k倍于标准的NMOS电阻为R/k（反比）电容为kC（正比）宽度k倍于标准的PMOS电阻为rR/k（多了比例系数）电容仍为kCNMOS简化模型尺寸r=2单位反相器：电阻与电容NMOSPMOSr(ratio)12k(sizingscale)12ResistanceRrR/k=RCapacitanceCkC=2C1312NMOSPMOSr(ratio)13k(sizingscale)13ResistanceRrR/k=RCapacitanceCkC=3C单位反相器：延时（无负载）注意，实际上单位反相器的上升和下降时间是不对称的，但相对比较接近标准反相器的延时通常作为其他门的标准为τ=3RC12YA3CRR3CRRtr=3RCtf=3RCR已经含ln2一般逻辑门电路最坏情况下的上、下拉电阻和标准反相器匹配上拉：单个PMOS导通，须和标准PMOS一样W=2下拉：两个NMOS串联，每个须为标准NMOS的一半W=22ABABYint12YAABABYintABABYint2222一般逻辑门电路2ABABYint22222ABABYint13YA33222ABABYint11442ABABYint1166212YA2复合逻辑门电路(r=2)ABDCYABCD12YA2244224422ABDCYABC4224421222AOI22AOI21复合逻辑门电路(r=3)ACDBYACBD13YA2266226622ABCYABC6263OAI222222OAI21补充知识：节点电容(无扩散区合并)2ABABYx22222ABABYx1144Y节点上，看到的是PMOSA和B的Cd，W=2和NMOSA的Cd，W=2CY=2C+2C+2C=6Cx节点上，看到的是NMOSA的Cs和NMOSB的Cd，W=2Cx=2C+2C=4Cx节点上，看到的是PMOSA的Cd和PMOSB的Cs，W=4Cx=4C+4C=8CY节点上，看到的是NMOSA和B的Cd，W=1和PMOSB的Cd，W=4CY=1C+1C+4C=6C输入A和B均看到一对PMOS和NMOS的Cg，故CA=CB=2C+2C=4C输入A和B均看到一对PMOS和NMOS的Cg，故CA=CB=1C+4C=5C版图设计影响1：扩散区合并

扩散区大小的几种情况扩散区大小是由版图限制或决定的Metal1需要4，Metal1与Poly间隔需要，Poly间隔3

Weste，Ch2,Fig.2.8wCwCwC/2wCwCwCwCwCwCwC版图设计影响1：扩散区合并CCCC2版图设计影响1：扩散区合并例子Y输出上是4C，中间节点x上的是C，其他接地不算2C2C/22C2C2C2CxY2C22C2C2C2C2C2ABABYx22224CC版图设计影响1：扩散区合并例子Y输出上是5C，中间节点是2C4C/24C4CCCC2ABABYx1144CCC4C24C4C版图设计的影响2：宽晶体管的折叠（Folding）折叠可以保持沟道电阻一样的同时，减少扩散电容例子1：三输入与非门(NAND3)NAND3例子1：未考虑P型扩散区的合并及N型扩散区的缩小下降延时（放电）上升延时（充电）假设PMOS只一个导通NMOS只一个断开必要条件PMOS全部断开NMOS全部导通不确定的条件之前的状态例子1：找到各输入情况的寄生延时，考虑P型扩散区的合并例子1：棒图的分析233C2C2C3C/23C/2例子2：复合门，简化分析（只关注链路电容）充电时间：(R/2)(8C)+R(6C)=10RC(只算充电链路上的电容)【忽略了对x1的充电】放电时间：(R/2)(C)+R(6C)=6.5RC(只算放电链路上的电容）【忽略了对x2的放电】1226C448C4Cx2x1Y线性延时模型节点B上的电容包括（1）自身的（漏极）扩散电容（2）导线的电容（暂时忽略）（3）负载的反相器的栅电容反相器级联线性延时模型把所有电容等效成接地的电容3CR3C1

1

单位反相器级联tp=R(3C)+R(3C)=2τ驱动反相器的自负载（寄生电容）负载反相器的（栅电容）总的时延由：驱动反相器的寄生延时负载反相器的负载延时（努力延时）3CR3C1

1

1

2

3CR6C2

1

6CR/23C2

2

6CR/26Ctp=9RC=3τ=3RC+6RCtp=6RC=2τ=3RC+3RCtp=4.5RC=1.5τ=3RC+0.5R3Ctp=6RC=2τ=3RC+0.5R6C寄生时延与驱动的尺寸无关，与负载亦无关是本征的（因为变宽的同时，电容和电阻反向变化）线性延时模型线性延时模型:单位反相器驱动m个完全相同的单位反相器1

m

tpd=(3+3m)RC=(1+m)τ1

1

1

1

延时随着负载门的尺寸的增加线性增长延时随着负载门的数量的增加线性增长…m个线性延时模型:w倍单位反相器驱动m个完全相同的单位反相器tpd=(3w+3m)C(R/w)=(3+3m/w)RC=(1+m/w)τw

1

1

1

加宽驱动反相器降低了总延时（因为电阻小了，驱动能力强了）减少的主要部分来自负载的充放电但寄生延时并没有减少（因为电阻小的同时、自寄生电容大了）同时，变大的驱动反相器需会有更大的输入电容（驱动他的前级会看到更大的负载）…m个线性延时模型:扇出h的概念（Fanout）扇出h为外部负载（不计算寄生）比上驱动门的输入电容h=3mC/3wC=m/w驱动门的扩散电容是寄生的内部负载，外部无关负载是所驱动的门的输入电容的总和输入负载寄生/内部负载注意这里反相器寄生等于输入但计算扇出是外部的负载比上驱动门的输入（栅电容）tpd=(3w+3m)C(R/w)=(1+m/w)τ=(1+h)τ这里(1+h)中的1来自寄生电容，由驱动的反相器结构决定，和驱动反相器的尺寸w无关。推广到其他门，则可以说tpd=(p+h)τ。p是我们将引入的寄生延时概念例子2:应用扇出计算单位反相器驱动与非门1

1

NAND门的输入电容为4C扇出h=4C/3C=4/3用反相器的(p+h)τ计算tpd=(1+4/3)τ=7/3τ应用RC模型计算得：tpd=R(3C+4C)=7RC=(7/3)3RC4C3C1

2

4C6C扇出h=4C/6C=4/6=2/3用反相器的(p+h)τ计算tpd=(1+2/3)τ=5/3τ应用RC模型计算得：tpd=(R/2)(6C+4C)=5RC=(5/3)3RC2

2

8C6C扇出h=8C/6C=4/3tpd=(1+4/3)τ=7/3τ应用RC模型计算得：tpd=(R/2)(6C+8C)=7RC=(7/3)3RC注意，tpd只表示从驱动输入到输出的这段时延单位反相器驱动单位NAND22x单位反相器驱动单位NAND22x单位反相器驱动2xNAND2线性延时模型:逻辑努力逻辑努力：（反应门的复杂程度）使得该结构的上拉和下拉电阻和单位反相器一样，求该情况下其输入电容与标准反相器电容的比值该器件的寄生延时和单位反相器的比值由于上下拉的R和单位反相器一样，其实是求C的比值这一切都和所参考的标准，单位反相器有关这里极端简化，忽略了中间节点电容，及不考虑电容合并（也就是一切电容只与晶体管尺寸有关，与其连接的方式无关）

例子3：逻辑努力g1

1

4C3C6Ctpd=R(6C+3C)=9RC=(3)3RC=3τ其中寄生时延为6RC，外部时延为3RC扇出h=3C/4C=3/4使用前面算法tpd=(2+3/4)τ=7/3τ????tpd=(2+(4/3)3/4)τ=(p+gh)τ1

2

4C6C6C不考虑扩散电容合并1

2

8C6C12Ch=6C/4C=3/2tpd=(p+gh)τ=(2+(4/3)(3/2))τ=4τtpd=R(6C+6C)=4τh=6C/8C=3/4tpd=(p+gh)τ=(2+(4/3)(3/4))τ=3τtpd=(R/2)(12C+6C)=3τ使得负载延时与扇出系数有关，并之和驱动门结构相关线性延时模型:概念本征延时

p

未连负载时本身固有的延时逻辑努力

g

门的复杂程度扇出系数(电气努力)h时延d=p+gh努力延时f=gh又称单级(stage)努力也叫门(gate)努力全部是相对值没有单位注意符号上Weste和Rabaey会有区别，特别是h和f线性延时模型:驱动强度的概念如果把一个单位反相器重新定义为具有一个单位的输入电容，那么任何一个门的驱动强度为：

此时延时可以用驱动强度表达：

线性延时模型:各类门逻辑努力g与输入的关系

工艺比例r=2的情况下NAND门的逻辑努力随n增大NOR门的逻辑努力随2n增大三态门和多路开关的逻辑努力保持为2XOR和XNOR门最大，且与输入端口有关注意相同输入下NOR的逻辑努力更大注意XOR，XNOR最大线性延时模型:各类门逻辑本征延时p与输入的关系

工艺比例r=2的情况下NAND门与NOR门的本征延时均相同因为Cout永远一样三态门和多路开关随2n变化计算1Cin=5,g=5/3,Cin=3,g=3/3=1,Cout=3,pinv=3RC=1222333Cout=9,p=9/3=3222333将单位反相器延时归一化为1计算23339993Cin=6,g=6/4=3/2,Cout=12,p=12/4=3Cin=10,g=10/4=5/2,Cout=12,p=12/4=3Cin=4,g=4/4=1,Cout=4,p=1=4RC单位反相器，r=3计算3：一级门驱动数个门假设65nm工艺中单位反相器的τ为3ps，计算扇出等于4的时候的反相器延时利用前面的扇出公式，得到这里的h=4单位反相器寄生延时p=1单位反相器逻辑努力g=1d=p+gh=1+1

4=5tpd=dτ=53=15ps归一化延时实际延时计算4：考虑3输入NAND扇出到h个同样的NAND门外部负载为5hC，扇出为f=5hC/5C=h计算4：下降延时，（放电的等效电路）寄生，内负载扇出，电气努力，外负载寄生时延，本征时延努力时延，外部时延p=d+gh=4+(5/3)h计算4：上升延时，（充电的等效电路）须考虑最坏情况，A=B=1,C=1->0ABC级联例子1：环形振荡器每级均为单位反相器，p=1,g=1每个反相器看到的扇出为h=1每级反相器的归一化时延d=p+gh=1+11=2,即tpd=23=6psN级反相器共时延2N（一个翻转需要传播的归一化时间）发生两次翻转的时间为一个周期，T=22Nτ=4Nτ所以震荡频率为1/T=1/4Nτ假如τ=3ps,而N=31，则f=1/(4313ps）=2.7GHz级联例子2：缓冲器Ci-1CiC1CN输入输出1i-1iNCi+1i+1Ci+1/Ci=Ci/Ci-1补充知识：从数据表中提取逻辑努力补充知识：从数据表中提取逻辑努力补充知识：从数据表中提取逻辑努力补充知识：从数据表中提取逻辑努力线性延时模型:局限性输入与输出斜率输入到达时间速度饱和电压的影响栅—源电容自举路径逻辑努力：多级逻辑网络路径逻辑努力为各级逻辑努力的积：G=

gi路径电气努力为输出与输入的比：H=Cout/Cin我们设计时只知道两端的要求及中间的逻辑结构，不知道电气特性（需要依据大小设计）路径努力为各单级努力的积（没有分支）：F=

fi=

gihiF=GH核心概念：先不管中间门的尺寸，只在乎须要的逻辑，和输入输出电容路径逻辑努力：有分支的情况分支努力：当前驱动晶体管后级的总输入电容比上待考察路径上的输入电容增大分支努力代表着总的电气努力加大了F=GBH引入分支努力：B=

bi分支努力：b=(Conpath+Coffpath)/Conpath路径逻辑努力：多级网络的延时路径努力延时加上路径寄生延时的和是最终延时目的：最小路径努力延时DF（因本征延时和尺寸无关）先只管电气努力，然后可以根据g来求扇出（尺寸）D=

di=DF+Pd1=p1+g1h1=p1+f1di=pi+gihi=pi+fid2=p2+g2h2=p2+f2dN=pN+gNhN=pN+fNDF=fiP=piD=

di=DF+PDF=fiP=pi…路径逻辑努力：优化的限制与目的铅笔实验F=16,N=4级，1,2,2,4,和92,2,2,2,和81,1.78,3,3和8.78F=

fiN=knownnumber限制（约束条件）最小化在所有数的乘积一定的约束条件下，所有数都相等时达到和是最小的D=

di=DF+P由于P=pi不变最小化DF=fif1=f2=…=fi=F^(1/N)计算5求G=

gi求H=Cout/Cin求F=GBH求fi=F1/Nd递推各级大小（z、y、x）计算5G=

gi=1(5/3)(4/3)

1=20/9H=Cout/Cin=20/10=2F=GBH=20/9

2=40/9fi=F1/N=1.45递推各级大小z1(20/z)=1.91z=20/1.91=10.47ygh=f