数字电路与逻辑设计教程-第5章

第五章时序逻辑电路5.1时序逻辑电路的分析5.2常见时序逻辑部件及应用5.3同步时序逻辑电路设计本章小结5.1时序逻辑电路的分析5.1.1时序逻辑电路概述在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输人，而且还和电路原来状态有关系的电路，都叫时序逻辑电路，简称时序电路。也就是说，时序逻辑电路除了具备组合逻辑电路的基本功能外，还必须具备对过去时刻的状态进行记忆的功能。具有记忆功能的部件称为存储电路，主要由各类触发器构成。下一页返回5.1时序逻辑电路的分析时序逻辑电路的结构枢图如图5-1所示，图中组合逻辑电路部分的输入包括外部输入和内部输入两部分，外部输入x1、x2、…、xi是整个时序逻辑电路的输入，内部输入y1、y2、…、yn是存储电路部分的输出，它反映了时序逻辑电路过去时刻的状态；组合逻辑电路部分的输出也包括外部输出和内部输出两部分，外部输出z1、z2、…、zi是整个时序逻辑电路的输出，内部输出w1、w2、…、wk作为存储电路部分的输入。上一页下一页返回5.1时序逻辑电路的分析在时序电路中，“状态”是一个重要概念，它可以分为外部状态和内部状态两种。通常，外部状态由组合逻辑电路部分的外部输出z1、z2、…、zi的合确定，内部状态由存储电路的输出即组合逻辑电路部分的内部输入的组合确定。一般说到时序逻辑电路的状态，指的都是其内部状态。时序逻辑电路可用输出方程、驱动方程和状杰方程加以描述。输出方程：驱动方程：上一页下一页返回5.1时序逻辑电路的分析状态方程：上述方程中，tn和tn+1分别表示相邻的两个离散时间，X(tn)、Y(tn)、Z(tn)和W(tn)分别表示当前时刻的外部输入、内部输入、外部输出和内部输出，Y(tn+1)表示下一时刻的内部输入。由于时序逻辑电路的状态一般由其内部输入(即存储电路的输出)的组合确定，所以，Y(tn)和Y(tn+1)分别表示时序逻辑电路当前时刻的内部状态和下一时刻的内部状态，前者称为时序逻辑电路的“现态”，后者称为时序逻辑电路的“次态”。上一页下一页返回5.1时序逻辑电路的分析时序逻辑电路按其不同的状态改变方式，可以分为同步时序逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中有统一的时钟脉冲(CP)，所有触发器的状态变化在同一个时钟脉冲控制下同时发生。在异步时序逻辑电路中，没有统一的时钟脉冲，状态的改变直接依赖于输入脉冲或电位信号，存储电路中的触发器状态变化并不同时发生。异步时序逻辑电路又可分为脉冲型和电位型两类，考虑到实际应用，本章所讲到的异步时序逻辑电路实例仅为脉冲型时序逻辑电路。上一页下一页返回5.1时序逻辑电路的分析时序逻辑电路按其输入与输出关系的不同，又可分为Mealy(米利)型时序逻辑电路和Moore(摩尔)型时序逻辑电路。在Mealy型时序逻辑电路中，输出Z(tn)是外部输入X(tn)的函数，同时也是当前状态Y(tn)的函数，即Z(tn)=F[X(tn)，Y(tn)]，在Moore型时序逻辑电路中，输出Z(tn)仅是当前状态Y(tn)的函数，而与当前输入X(tn)无关，即Z(t)=F[Y(tn)]；或者根本就不存在独立设置的输出Z(tn)，而以电路的状态Y(tn)直接作为输出。上一页下一页返回5.1时序逻辑电路的分析5.1.2时序逻辑电路的分析方法时序逻辑电路的分析方法就是根据已知的时序逻辑电路，从中找出状态y1、y2、…、yn转换及z1、z2、…、zi输出变化的规律，从而探明电路逻辑功能，以便得到该电路工作特性的详尽说明。按照时序逻辑电路的定义，可知第4章介绍的触发器实质上就是一种时序逻辑电路，因为其状态输出Qn+1不仅和输入有关，还取决于触发器本身原来的状态Qn，所以时序逻辑电路的功能表示方法同触发器的逻辑功能表示方法大同小异，主要用状态方程、状态转移表、状态图和时序图加以描述。上一页下一页返回5.1时序逻辑电路的分析状态转移表是描述时序逻辑电路的重要工具，考虑到Mealy型和Moore型时序电路略有区别，它们的状态转移表可分别表示成表5-1和表5-2。表中[X]表示输入信号X的第i种组合，n个输入信号有2n种输入信号组合。Si表示k个状态量值的组合。共有2k个状态。Sii表示[X]i和Si所对应的状态，且Sii和Si常用k位二进制代码表示。Zii表示[X]i和Si所对应的输出值。时序逻辑电路的一般分析步骤如下:上一页下一页返回5.1时序逻辑电路的分析(1)明确电路的组成部分及输入、输出信号，确定电路类型。(2)由电路中组合逻辑电路部分的逻辑关系，列出每个触发器的驭动方程。(3)将驱动方程代入特征方程，得到各触发器次态Qn+1的逻辑表达式，即为时序逻辑电路的状态方程。(4)列出电路输出z1、z2、…、zi的逻辑表达式，即为时序逻辑电路的输出方程。(5)将每个触发器的初态及输入的各种可能组合，直接代入其次态逻辑表达式及输出逻辑表达式，由此画出电路的状态转移表及状态图。(6)用语言或时序图描述电路特征。上一页下一页返回5.1时序逻辑电路的分析以下通过实例来说明各种类型的时序逻辑电路的分析过程。5.1.3时序逻辑电路分析举例【例5-1】分析图5-2所示的时序逻辑电路的功能。图中各触发器均为TTL下降沿触发的JK触发器。解电路分析过程如下。(1)电路由3个JK触发器和一个与门组成，每个触发器的触发输入端相连后接同一个时钟脉冲CP，电路中无输入变量，输出C仅取决于触发器的状态，所以该电路是Moore型同步时序逻辑电路。(2)根据电路中每个触发器输人信号的来源，列出其驱动方程，即每个触发器输入信号的逻辑表达式为:上一页下一页返回5.1时序逻辑电路的分析注意，TTL电路中输入端悬空，相当于接“1”，故K1=K3=1。(3)JK触发器特性方程为:，将各触发器的驭动方程代入其中，列出各触发器次态逻辑表达式(即电路的状态方程)为:上一页下一页返回5.1时序逻辑电路的分析(4)电路中输出C直接从Q3引出，其输出方程为C=。(5)将3个触发器初态的8种可能组合000~111，直接代入其次态逻辑表达式及输出逻辑表达式，从中导出表5-3中的电路状态转移表。因该电路无输入变量，所以状态转移表中次态仅有一栏。从状态转移表可以看出，电路的状态转移过程

为：000→001→010→011→100→(000)(循环）101→010110→010111→000上一页下一页返回5.1时序逻辑电路的分析电路状态为001~011时，输出C=0；

为100~111时，输出C=1。由此便可画出该电路的状态图如图5-3所示。状态图中的有向线段由现态指向次态，有向线段上的标注表示现态时的输出值，标注“/”上方空缺表示状态转移与输入无关，即该电路为Moore型同步时序逻辑电路。

上一页返回下一页5.1时序逻辑电路的分析(6)从状态转移表和状态图可以看出，该电路每来5个时钟脉冲，状态从000开始，经001、010、011、100，又返回000形成循环；状态101、110、111为非循环状态，由它们发出的有向线段均指向循环体中的某一状态。除了电源刚接通时可能出现这些状态外，一旦电路正常工作就不可能再出现这些状态，若将表示电路状态的3位二进制数代码000~100看成十进制数0~4,该电路就是一个模5同步计数器，即逢五进一的计数器，输出C为其进位。为了更清楚地了解电路的工作过程，可以画出该电路的时序图如图5-4所示。上一页下一页返回5.1时序逻辑电路的分析【例5-2】分析图5-5所示时序逻辑电路的功能。解电路分析过程如下。(1)电路由两个T触发器和若干与门组成，电路输出Zn既与触发器状态有关，还与电路输入Xn有关。该电路为Mealy型同步时序逻辑电路。(2)列出驭动方程:。(3)驱动方程代入T触发器特性方程，得到电路的状态方程为:上一页下一页返回5.1时序逻辑电路的分析(4)写出电路的输出方程为:(5)将两个触发器的4种可能组合00~11，代入状态方程及输出逻辑表达式，可得到电路的状态转移表，见表5-4。若用S0、S1、S2和S3分别表示电路现态为00、01、10和11，则可画出图5-6所示的状态图。(6)照样可以对电路的逻辑功能进行直观和形象描述。例如，已知输入序列Xn为10101，可求出相应状态序列和输出序列Zn假设电路起始状态为11，根据状态图可知电路状态序列为S3→S0→S0→S1→S1→S2，也可求出相应输出序列Zn为10000。假设起始状态为00，可自行求出相应状态序列和输出序列。上一页下一页返回5.1时序逻辑电路的分析由状态图还可看出，当Xn=0时，状态维持不变；当Xn=1时，状态发生转换。假如Xn固定取1值，并预置电路在S0状态，那么随着CP的作用，状态将按:循环转换，并且每4个CP脉冲作用后输出一个进位脉冲，故知此电路逻辑功能是可控模4加法计数器。上一页下一页返回5.1时序逻辑电路的分析【例5-3】分析图5-7所示电路的逻辑功能。解：(1)触发器F，的脉冲来自于CP，而触发器F2的脉冲来自于Q1。另外，该电路直接触发的触发器的状态Q2和Q1，为输出，电路中无输入变量。所以，这是一个Moore型异步时序逻辑电路。(2)列出电路的驱动方程：

T1=1，T2=1上一页下一页返回5.1时序逻辑电路的分析(3)将各触发器的驱动方程代入T触发器特征方程Qn+1=T⊕Qn，得到电路的状态方程（由于是异步时序逻辑电路，应列出脉冲信号的逻辑表达式）为：(4)电路没有独立的输出变量，可不写输出方程。(5)将两个触发器的4种可能组合代入状态方程，并结合各触发器时钟脉冲信号变化情况，可列出电路状态转移表见表5-5，画出的状态图如图5-8所示。上一页下一页返回5.1时序逻辑电路的分析(6)从状态转移表和状态图可以看出，该电路到来4个脉冲，状态从00开，经过01、10、11又返回00形成循环，若将状态00~11看成是十进制数0~3,该电路则是一个模4异步计数器，工作在计数状态，在实际应用中主要起分频作用。分频的一般概念是由给定的信号来获得另一个信号，且前面的频率是后面的整数倍。图5-9是画出的时序图，可以看出，第一级输出信号Q1的频率f1是时钟频率fen的一半，第二级输出信号Q2的频率f2是fen的1/4，一般来说，n个触发器级联起来的分频作用是fn=fen(1/2)n

。上一页返回5.2常见时序逻辑部件及应用在数字系统中，常见的时序部件主要有寄存器和计数器，且多为同步时序电路。本节主要介绍它们的组成、功能及应用。5.2.1寄存器寄存器是用以暂存二进制代码(如计算机中的数据、指令等)的电路，它可分为锁存器、基本寄存器和移位寄存器3类。寄存器能实现对数据的清除、接收、保存和输出等功能，移位寄存器除了这些功能外还具有数据移位功能。下一页返回5.2常见时序逻辑部件及应用寄存器主要由触发器和一些控制门组成，一个触发器能存放一位二进制代码，要寄存n位二进制代码，用n个触发器即可。由于寄存器电路结构都比较简洁且有规则，因此可以从触发器和门电路的基本功能出发对其工作原理直接进行分析，而不必按照时序逻辑电路的分析方法去生搬硬套。1.锁存器若干个触发器接有统一的时钟信号CP，而数据接收端保持相对独立，这样在同一次CP脉冲作用下，电路能同时接收若干位数据并存储起来，这种电路称为锁存器。上一页下一页返回5.2常见时序逻辑部件及应用图5-10是一个4位锁存器的逻辑电路，图中4个时钟型D触发器可以寄存4位二进制数。当CP为高电位时，D3~D0。数据可分别送人F3~F0。触发器，使Q3~Q0的状态与输入数据一致，从而达到锁存数据的目的。当CP为低电位时，触发器状态保持不变，即锁存器大多由时钟型D触发器构成，有些锁存器还带有输出三态门。上一页下一页返回5.2常见时序逻辑部件及应用2.基本寄存器通常所说的寄存器指的就是基本寄存器。图5-11所示是一个带公共时钟和复位的6位寄存器逻辑电路。该寄存器由6个下降沿触发器构成，在CP下降沿的作用下，每个触发器能接收各自数据输人端的信号。一旦寄存了这些数据，寄存器便能将它们保存，直到下一个CP下降沿到达，有新的数据送入为止。图中的寄存器复位信号

接到每个触发器的复位端，当=0时，可使所有触发器同时复位(即置“0”)。寄存器一般是由边沿脉冲触发的，而锁存器一般由电平脉冲触发，这是由它们不同的适用场合决定的，也是两者的区别所在。上一页下一页返回5.2常见时序逻辑部件及应用3.移位寄存器在时钟信号的控制下，所寄存的数据依次向左(由低位向高位)或向右(由高位向低位)移位的寄存器，称为移位寄存器。根据移位方向的不同，移位寄存器可分为单向移位寄存器和双向移位寄存器，单向移位寄存器又分为左移寄存器和右移寄存器。1)单向移位寄存器图5-12所示为由上升沿触发的维持-阻塞型D触发器构成的4位单向左移寄存器电路。上一页下一页返回5.2常见时序逻辑部件及应用其中低位触发器的输出端Q依次接到相邻移位触发器的D端，即

，最低位触发器的D端作为串行数据输入端，最高位触发器的口端作为串行数据输出端。每次移位脉冲上升沿到来时，输人数据的一位移入F0，同时每个触发器的状态也移给相邻高位触发器，假设输入数据为1011，那么在移位脉冲的作用下，移位寄存器中数据的移位情况见表5-6。可以看到，当来过4个CP脉冲以后，1011这4位数据恰好全部移入寄存器中，这时，可以从4个触发器的Q端得到并行的数据输出。如果要得到串行的输出信号，则只要再输入4个时钟脉冲，4位数据便可依次从串行输出端Q3送出去。这就是串行输出方式。上一页下一页返回5.2常见时序逻辑部件及应用因此，图5-12所示的电路也叫做串行输入，串、并行输出的单向移位寄存器。移位寄存器的输入同样可以采用并行输入方式。图5-13就是一个串、并行输入，串行输出的移位寄存器。在并行输入时，采用的是双拍接收方式，第一步先用零脉冲通过触发器的

端，把所有触发器置0，第二步再利用接收脉冲通过

端输入数据。2)双向移位寄存器在图5-14所示的移位寄存器中，数据既可以从F3向F0方向逐位右移(高位向低位)，也可以从F0向F3方向逐位左移(低位向高位)，所以它是一个双向移位寄存器。上一页下一页返回5.2常见时序逻辑部件及应用当右移信号为1时，与或非门左边的与门打开，高位触发器的端经与或非门反相反加到高位触发器的D输入端，所以在移位脉冲到来时，数据右移；反之，若左移信号为1，则移位脉冲到来时，数据左移。输入是反码，经与或非门反相后变成原码存放在寄存器中；如果输入为原码，则寄存储器中存储的就是反码。4.寄存器的应用寄存器的应用较广泛，特别是移位寄存器，不仅可将串行数据转换成并行数据，或将并行数据转换成串行数据，而且还可以很方便地构成移位寄存器型的计数器、分频器和脉冲序列发生器等，这里只对移位寄存器的应用做简单介绍。上一页下一页返回5.2常见时序逻辑部件及应用将移位寄存器的串行输出反馈到它的串行输入端，就构成了环形计数器。图5-15所示为在右移寄存器基础上构成的3位右移环形计数器电路。计数器工作前，加一个置初态负脉冲，使触发器初态Q2Q1Q0=100。此后，每来一个CP脉冲上升沿，各触发器状态循环右移一位，即由于每过3个CP脉冲，电路状态就循环一周，所以这是一个模3计数器。另外，从该电路的工作时序图(如图5-16所示)可以看出，各触发器的输出信号频率均为CP脉冲频率的1/3，所以这又是一个三分频电路。上一页下一页返回5.2常见时序逻辑部件及应用若将移位寄存器的串行反相输出反馈到它的串行输入端就构成了扭环形计数器。图5-17所示为在右移寄存器基础上构成的3位右移扭环形计数器电路。计数器工作前，加一个复位负脉冲，使触发器初态Q2Q1Q0=000。此后，每过一个CP脉冲上升沿，各触发器状态循环右移一位，即由于来3个CP脉冲，电路状态变为Q2Q1Q0=111，再来3个CP脉冲，电路状态循环一周变为Q2Q1Q0=000，所以这是一个模6计数器，即六分频电路，该电路的工作时序如图5-18所示。上一页下一页返回5.2常见时序逻辑部件及应用5.2.2计数器计数器是能够记忆输入脉冲个数的电路，它的应用十分广泛，从小型数字仪表到大型数字电子计算机几乎无所不在，是现代数字系统中不可缺少的部分。1.计数器的分类根据触发器时钟作用方式的不同，计数器可分为同步计数器和异步计数器。同步计数器中所有触发器的时钟脉冲输入端接统一的时钟脉冲源，所有应翻转的触发器在同一个时钟脉冲作用下同时翻转；异步计数器中触发器状态的翻转并不按统一的时钟脉冲同时进行。上一页下一页返回5.2常见时序逻辑部件及应用根据计数循环长度的不同，计数器又可分为二进制计数器和N进制计数器。对于由n个触发器组成的计数器来说，若其计数过程中按二进制数据自然态序循环遍历了2n个独立状态，则称这种计数器为n位二进制计数器，又称为模2n进制计数器；若其计数过程中经历的独立状态数不为2n，则称这种计数器为非二进制计数器，或者称为N(N≠2n)与进制计数器，如十进制计数器、十二进制计数器等。上一页下一页返回5.2常见时序逻辑部件及应用根据计数过程中数字增减规律的不同，计数器还可分为加法计数器、减法计数器和可逆计数器3种。加法计数器每输入一个脉冲进行一次加1计算；减法计数器每输入一个脉冲进行一次减1计算；而可逆计数器能在控制信号作用下或者作加法计数、或者作减法计数。2.同步计算器同步计数器是典型的同步时序逻辑电路，其分析方法与一般时序电路完全相同。下面以同步二进制加法计数器、减法计数器、可逆计数器和同步十进制加法计数器为例来加以分析。上一页下一页返回5.2常见时序逻辑部件及应用1)同步二进制加法计数器同步二进制触发器一般由T触发器组成，图5-19给出的是一个3位同步二进制加法计数器，由3个接成T形的JK触发器和一个与门组成，CP是输入计数脉冲，电路靠触发器的状态(Q2Q1Q0)来表示输出脉冲个数，没有另外的输出端。图中各触发器的信号输入端Ji和Ki相连，作为共同的信号输入端T。从触发器的特征方程表达式

也可看出，当JK触发器的输入端J、K连在一起作为共同的输入端T时，实质上已经构成了T触发器。上一页下一页返回5.2常见时序逻辑部件及应用由电路图列出的数器中，触发器的驱动方程表达式如下：根据JK触发器的特征方程及驱动方程，可进一步列出电路中各触发器的状态方程式：上一页下一页返回5.2常见时序逻辑部件及应用设计数器电路初始状态为“000”，由电路的状态方程可列出其状态转移表见表5-7。表中还列出了计数时钟脉冲数N和驭动信号Ti(=Ji=Ki)，

根据状态转移表，可画出电路的工作时序图如图5-20所示。电路的状态图关系比较简单，此处从略。2)同步二进制减法计数器图5-21给出的是3位同步二进制减法计数器电路，由上升沿触发的JK触发器组成。由电路图可列出计数器中各触发器的驭动方程表达式如下:上一页下一页返回5.2常见时序逻辑部件及应用根据JK触发器的特征方程及驭动方程，可进一步列出电路中各触发器的状态方程表达式为:设计数器电路初始状态为“111”，由电路的状态方程可列出其状态转移表见表5-8。3位二进制减法计数器电路的工作时序图如图5-22所示。上一页下一页返回5.2常见时序逻辑部件及应用3)同步二进制可逆计数器图5-23是3位同步二进制可逆计数器电路，是由3位同步二进制加法计数器(上升沿型)和减法计数器合并在一起，再增加一些控制门组成的，X作为加/减控制信号，控制计数器作加法计数或者作减法计数。由电路图可列出计数器中各触发器的驭动方程表达式为:上一页下一页返回5.2常见时序逻辑部件及应用以上驭动方程当X=1时，与加法计数器的完全相同；当X=0时，又与减法计数器的完全相同，所以通过改变控制输入X的值，即可有选择地实现加法计数或减法计数的功能。4)同步十进制加法计数器状态数X=10，状态代码采用二一十进制编码的计数器称为十进制计数器。由于二一十进制编码的种类较多，因而相应的十进制计数器也可以各式各样，这里仅介绍使用最多的8421编码的十进制加法计数器。图5-24给出的是由JK触发器和若干门电路构成的同步十进制加法计数器，CP是输入计数脉冲，C是向高位进位的输出信号。上一页下一页返回5.2常见时序逻辑部件及应用根据电路图可列出每个触发器驭动方程的逻辑表达式为:将各触发器的驱动方程代入JK触发器特征方程得到的状态方程为:上一页下一页返回5.2常见时序逻辑部件及应用另外，根据电路图可写出输出方程为:设计数器初态为

由状态方程可列出状态转移表见表5-9，并可进一步画出状态图和时序图，分别如图5-25和图5-26所示。上一页下一页返回5.2常见时序逻辑部件及应用在画状态图表时，由现态找到状态后，该次态又成为新的现态，再根据新的现态去确定新的次态，如此不断地做下去，把一切可能出现的状态都画出来后，才能得到反映电路全面工作情况的状态图。在图中可以看到，编码使用的代码是0000~1001，即8421BCD码，这些代码状态称为有效状态。相反，没有使用的状态称为无效状态，这里的无效状态是1010~11110电路因为某种原因，如干扰而落入无效状态时，如果在CP脉冲操作下可以返回到有效状态，则称为能自启动。由图5-25可知，图5-24所示的电路是一个能自启动的8421BCD编码的同步十进制加法计数器。上一页下一页返回5.2常见时序逻辑部件及应用3.异步计数器异步计数器电路中，触发器不使用统一的时钟脉冲源，每个触发器状态的翻转不一定与时钟脉冲同步进行。下面以异步二进制加法计数器、减法计数器、可逆计数器和异步十进制加法计数器为例加以分析。1)异步二进制加法计数器图5-27给出的是一个3位异步二进制加法计数器电路，CP是输入计数脉冲，图中每个D触发器的输入端均接自己的反相输出端，即上一页下一页返回5.2常见时序逻辑部件及应用可列出每个触发器驭动方程的逻辑表达式为:将各触发器的驱动方程代入D触发器的特征方程

列出各触发器状态方程的逻辑表达式，同时列出各触发器触发脉冲信号的逻辑表达式如下:上一页下一页返回5.2常见时序逻辑部件及应用将3个触发器初态的8种可能组合代入各触发器特征方程的逻辑表达式，并结合各触发器触发脉冲信号变化的情况(注意，电路中使用的是上升沿触发的D触发器)，从而列出的电路状态转移表见表5-10。从电路的状态转移表中可以看出，由于触发器F0的触发脉冲输入端CP0=CP，所以每来一个CP的上升沿“↑”，状态便翻转一次；触发器F1的触发脉冲输入端

，要等F0由“0”→“1”再由“1”→“0”(即试由“1”→“0”再由“0”→“1”)翻转两次后，即来两个CP脉冲后才翻转一次；而触发器F2则要等F1翻转两次，即F0翻转4次后，即来4个CP脉冲后才翻转一次。上一页下一页返回5.2常见时序逻辑部件及应用由此可见，电路的状态转移过程为：000→001→010→011→100→101→110→111→(000)(循环)即该电路实现了模8的二进制加法计数功能。2)异步二进制减法计数器图5-28给出的是一个3位异步二进制减法计数器电路。上一页下一页返回5.2常见时序逻辑部件及应用电路中每个D触发器的输入端接自己的反相输出端，即

但触发器F2和F1，的脉冲输入端分别接前一个触发器的同相输出端，可列出每个触发器驭动方程的逻辑表达式为:列出各触发器状态方程逻辑表达式及脉冲信号的逻辑表达式为：上一页下一页返回5.2常见时序逻辑部件及应用设电路初始状态为“111”，进一步列出的电路状态转移表见表5-11。从电路的状态转移表中可以看出，电路的状态转移过程为:111→110→101→100→011→010→001→000→(111)(循环)即该电路实现了模8的二进制减法计数功能。上一页下一页返回5.2常见时序逻辑部件及应用3)异步二进制可逆计数器图5-29是3位异步二进制可逆计数器的电路，是由3位异步二进制加法计数器和减法计数器结合在一起，增加一些控制门组成的，X是加/减控制信号。由电路图可列出计数器中各触发器的驭动方程表达式为:列出各触发器状态方程逻辑表达及触发脉冲信号的逻辑表达式为:上一页下一页返回5.2常见时序逻辑部件及应用以上驱动方程当X=1时，与加法计数器的完全相同；当X=0时，又与减法计数器的完全相同，所以通过改变控制输入X的值，即可有选择地实现加法计数或减法计数功能。4)异步十进制加法计数器图5-30是异步十进制加法计数器的电路，电路由4个JK触发器和两个与门组成，CP是输入计数脉冲，C是给高位的进位信号。上一页下一页返回5.2常见时序逻辑部件及应用由电路图可列出每个触发器的驭动方程的逻辑表达式为:上一页下一页返回5.2常见时序逻辑部件及应用列状态方程和脉冲信号逻辑表达式为:输出方程为：上一页下一页返回5.2常见时序逻辑部件及应用将4个触发器初态的16种可能组合代入各触发器特征方程，并注意结合脉冲信号的变化，可画出电路的状态转移表见表5-12。根据电路的状态转移表表5-12，可进一步画出其状态图如图5-31所示。从图5-31可以看出，电路是一个能够自启动的按8421BCD编码的异步十进制加法计数器，其工作时序图同图5-26。上一页下一页返回5.2常见时序逻辑部件及应用4.集成计数器及应用中规模集成电路的计数器有很多种，这里简单介绍型号为T4193的4位二进制同步可逆计数器，T4193引线名称和功能见表5-13，利用它可以构成任意进制的计数器。图5-32所示为T4193的逻辑符号，当Cr为高电平时，计数器被清零，当

为低电平时，计数器被预置为A、B、C、D端输入的值，当计数脉冲由CPU端输入时，计数器进行加法计数；当计数脉冲由CPD端输入时，计数器进行减法计数。其功能见表5-14。上一页下一页返回5.2常见时序逻辑部件及应用T4193的模是16。通过利用它的清除、预置等功能，很方便就构成了模小于16的计数器。例如，构成十进制加法计数器，只要将

和CPD接高电平“1”，CPU接计数脉冲CP，如图5-33所示，T4193工作在加法计数状态，当计数器输出由1001变为1010时，图中与门输出为“1”，

该信号接至清除端Cr，计数器状态立即变为0000(1010不占用状态时间)，当下一个计数脉冲到达时，再由0000→0001，继续进行加1计数，其状态图如图5-34所示。上一页下一页返回5.2常见时序逻辑部件及应用利用计数器的进位输出或借位输出脉冲作为计数脉冲，将多个4位计数器进行级联，还可构成模大于16的计数器。例如，将两片T4193按图5-35所示进行级联，即成为了一个模为256的减法计数器，若再恰当地使用预置、清除等功能，便可构成模大于16且小于256的任意进制计数器。上一页返回5.3同步时序逻辑电路设计时序逻辑电路的设计就是根据设计要求，画出实现给定逻辑功能的时序电路的过程。电路设计是电路分析的逆过程，一般来说，设计比分析复杂一些，而时序逻辑电路的设计比组合逻辑电路的设计更复杂。考虑到实际数字工程中广泛使用的是中、大规模数字集成电路，作为使用者，这种设计不再是主要任务了，所以本节仅以同步时序逻辑电路为例对它们的设计过程稍加介绍。同步时序逻辑电路的一般设计步骤如下。下一页返回5.3同步时序逻辑电路设计(1)根据设计功能要求，建立原始状态图和状态表。(2)对原始状态表进行化简。(3)对简化后的原始状态表进行状态分配和编码，即用二进制代码替换表中原来以符号表示的状态名，由此得到用于电路设计的状态转移表。(4)选择触发器类型，根据电路的状态数确定所需的触发器个数，然后导出状态方程，再列出电路的输出方程及触发器的驭动方程。(5)根据输出方程及驭动方程设计并画出逻辑电路图。(6)得到所需的电路图后，可以用电路分析的方法对其功能进行验证。若电路中存在无关状态，还须检查电路能否自启动。上一页下一页返回5.3同步时序逻辑电路设计下面通过两个实例来说明。【例5-4】试用下降沿触发的JK触发器设计一个“110”序列数据检测器电路。该电路有一个输入X和一个输出Z，当X输入的串行随机信号中出现“110”序列时，使输出Z=1，其他情况均使Z=0。例如:输入的串行信号序列:输出的相应信号序列:解:由题意可知，设计要求的输出不仅与电路状态有关，而且与输入也有关，因此是一个Mealy型时序电路，其设计过程如下。上一页下一页返回5.3同步时序逻辑电路设计(1)根据功能要求建立原始状态图，设在没有输入“1”以前电路处于初始态S0；已经输入一个“1”以后的状态为S1；已经连续输入两个“1”以后的状态为S2，已经连续输入“110”以后的状态为S3，则电路需要4个不同的状态。根据题意可画出图5-36所示的原始状态图。斜杠“/”上方数字表示输入X的值，下方数字表示输出Z的值。图5-36中，当电路处在起始状态S0时，若输入一个“1”，则输出为“0”，次态为S1；若输入一个“0”，则输出为“0”，次态仍为从S0。上一页下一页返回5.3同步时序逻辑电路设计当电路已转换到状态“1”时，若输入一个“1”，则表明电路目前收到两个连续的“1”，输出为“0”，其次态是S2

；若输入是一个“0”，则表明电路目前收到的连续信号无效，输出为“0”，次态是S0

。当电路状态为S2时，如果再输入一个“0”，则表明电路收到了连续的“110”，故输出为“1”，其次态为S3；如果再输入的是“1”，则输出为“0”；次态同样回到S2。在电路状态为S3后，如果接收到的是“0”，则输出为“0”，次态回到初始状态S0；若接收到的是“1”，则输出为“0”，次态应该是S1。根据原始状态图可画出原始状态表见表5-15。上一页下一页返回5.3同步时序逻辑电路设计(2)进行状态化简。状态化简的一般方法是合并等价状态。所谓等价状态，就是那些在相同的现在输入条件下，输出相同、次态也相同的状态。在表5-15中，S0和S3是等价状态，可以合并，用S0表示，则得到简化后的状态表见表5-16。(3)一般来说，所需的触发器数目n与电路状态数N应满足关系式:2n≥N。本设计中经状态化简后，电路的状态数N=3，所以n取2，即用两个触发器。上一页下一页返回5.3同步时序逻辑电路设计两个触发器的状态Q2Q1，共有“00”、“01”、“10”、“11”4种组合，因此对S0、S1和S23种状态的编码分配方案可以有多种。这里取S0=00、S1=01、S2=11，而状态“10”作为无关状态处理。由此得到的状态转移表见表5-17，并画出图5-37所示的状态图。(4)根据图5-37所示的状态图，及按题意要求使用的JK触发器的特征方程式，可确定驱动方程和输出方程的逻辑真值表见表5-18。上一页下一页返回5.3同步时序逻辑电路设计根据真值表可列出驭动方程和输出方程的逻辑表达式为:上一页下一页返回5.3同步时序逻辑电路设计式中“∑m”为最小项之和，“∑d”为无关项之和。用卡诺图化简法(注意充分利用无关项)可得到简化的驭动方程和输出方程的逻辑表达式为:(5)根据化简后的输出方程及驱动方程的逻辑表达式，即可画出图5-38所示的逻辑电路。(6)得到所需的电路后，可以用电路分析的方法对其功能进行验证(略)。上一页下一页返回5.3同步时序逻辑电路设计因电路中存在无关状态，所以还须检查电路进入无关状态时，能否在时钟脉冲作用下自动转入有效状态。本设计中，“10”状态为无关状态，当输入X=0时，触发器F2次态

，触发器F1次态酬，因此来一个时钟脉冲即可转入有效状态S0=00，且输出；当输入X=1时，F2次态为，F1次态，因此来一个时钟脉冲即可转入有效状态S0=01，且输出。由此可见，所设计的电路具有自启动能力，包含了无关状态的状态图如图5-39所示。上一页下一页返回5.3同步时序逻辑电路设计【例5-5】用上升沿触发的维持-阻塞型D触发器设计一个同步七进制计数器，要求按自然态序变化，即按二进制增量计数规律变化，并逢七进一，产生一个进位输出。解同步计数器以时钟脉冲源作为计数对象，电路无须设置输入信号，输出自然也就无从与输入相关，所以该电路应属于Moore型同步时序逻辑电路。电跨设计过程叙述如下。(1)七进制计数器电路有N=7个不同的状态，为满足关系式2n≥N，需用n=3个触发器加以实现。根据题意要求计数器按自然态序变化，故令这7个状态编码为:S0=000，S1=001，S2=010，S3=011，S4=100，S5=101，S6=110上一页下一页返回5.3同步时序逻辑电路设计剩下一个多余的状态编码“111”作为无关状态处理。由此便得到如图5-40所示的电路状态图，该状态图已不能再作简化，图中斜杠“/”下的数字表示输出值Z。本设计的状态转移表比较简单，故不另行列出。(2)根据图5-40所示的状态图，及按题意要求使用的D触发器的特征方程酬Qn+1=D，可确定驱动方程和输出方程的逻辑真值表见表5-19。上一页下一页返回5.3同步时序逻辑电路设计根据表5-19的真值表可列出驭动方程和输出方程的逻辑表达式为:式中“∑m”为最小项之和，“∑d”为无关项之和。用卡诺图化简法(注意充分利用无关项)可得到简化的驭动方程和输出方程的逻辑表达式为:上一页下一页返回5.3同步时序逻辑电路设计(3)根据化简后的输出方程及驱动方程的逻辑表达式即可画出图5-41所示的逻辑电路图。(4)得到所需的电路图后，可以用电路分析的方法对其功能进行验证。上一页下一页返回5.3同步时序逻辑电路设计因电路中存在无关状态，所以还须检查电路是否具有自启动能力。本设计中，“111”状态为无关状态，当该状态出现时，触发器F3次态

，F2次态

，F1次态

，因此来一个时钟脉冲即可转入有效状态S4=100，且输出