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文档简介

1第8章

集成电路版图设计与工具28.4版图设计准则

(‘Rule’forperformance)8.4.1匹配设计8.4.2抗干扰设计8.4.3寄生优化设计8.4.4可靠性设计3可靠性设计1.避免天线效应2.防止Latch-Up3.静电放电ESD保护4可靠性设计避免天线效应天线效应：当大面积的金属直接与栅极相连，在金属腐蚀过程中，其周围聚集的离子会增加其电势，进而使栅电压增加，导致栅氧化层击穿。大面积的多晶硅也有可能出现天线效应5可靠性设计避免天线效应避免措施：减小连接栅的多晶硅和金属的面积，令其为所接栅面积的100倍以下；采用第二层金属过渡。6可靠性设计Latch-Up效应在N阱CMOS电路中，存在寄生pnp和npn晶体管，以及N阱和衬底寄生电阻寄生pnp、npn晶体管，以及它们的基极到电源和地的寄生电阻，有可能形成正反馈回路MOS晶体管漏极的大信号摆动，通过漏极寄生电容向N阱和衬底灌入电流，形成正反馈回路的触发条件若正反馈回路的回路增益大于一，则有可能被触发而导致latch-up，从电源汲取大电流Nwell7可靠性设计Latch-Up效应多发生在大的数字输出Buffer（反相器）解决办法：令环路增益小于1对于版图设计来说，应增加N阱和衬底接触孔的数量和减小它们之间的距离，以降低N阱和衬底带电源和地的寄生电阻对于上华工艺，N阱和衬底接触孔间的距离不得大于36um8可靠性设计静电放电ESD保护ESD：ElectrostaticDischarge人体或其他机械运动所积累的静电电压远远超过MOS晶体管的栅击穿电压集成电路需具备ESD保护电路HBM（humanbodymodel)是一种常用的测试集成电路抗静电能力的电路2kVDeviceUnderTest人体模型9可靠性设计静电放电ESD保护集成电路中接到MOS晶体管栅极的PIN更需ESD保护，一般为输入PIN；而接到扩散区的PIN相对不易受ESD损坏，一般为输出PINVoN＋N＋P＋P＋VDDGndViP＋N＋NwellP-SubtrateVDDVo数字Buffer的剖面结构10可靠性设计静电放电ESD保护输入PIN的ESD保护电路目标：保证连接到核心电路的I点电压低于栅氧击穿电压D1，D2的面积要大，以吸收大部分的电流，构成第一级保护Rs的典型值从几百~几千欧姆，一般为多晶导线电阻或扩散区电阻，宽度要大一些，以免被大电流烧坏D3，D4与Rs一起构成第二级保护，面积可以小一些VDDD1D2D3D4RSESD保护电路I11可靠性设计静电放电ESD保护输入ESD保护电路会带来寄生效应，可能会影响输入信号的带宽和增加热噪声串联保护电阻保护二极管的

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