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文档简介
式体移陶人挈
实验报告
(2022-2023学年第2学期)
成绩
课程名称计算机组成原理
实验名称运算器设计
实验时间2022年4月12日
指导单位武汉纺织大学
指导教师曾西洋
学生姓名万凯学号
学院(系)计算机与人工智班级
软件12001
能学院
实验名称:
一、实验目的
1.能够熟练使用虚拟仿真工具Logisim进行
2.能够使用Verilog进行加法器设计;
3.能在本地完成电路测试以及在头歌平台完成在线评测。
二、实验任务
运算器设计,有8位可控加减法电路设计,四位快速加法器设计,16位快速加法器设计,
无符号阵列乘法器设计,原码一位电路乘法器设计。
三、主要操作步骤及实验结果记录(对实验过程中的主要操作步骤进行描述,并随时记录
实验过程中观察到的结果,必要时可辅助截图)
第1关:全加器设计
1.任务描述:
设计全加器。
2.设计原理:
3.设计步骤与结果
0
A
卬
4.本地测试结果:
XYCinCoutsXYCinCouts
0000aee0e9
10e0110ee1
e1o0i0i0e1
11e1e1101e
e0ieiee1ei
10i1eie11e
e1i1©e111e
i1iiiii1ii
第2关:8位可控加减法设计
1.任务描述:
设计8位可控加减法器。
2.设计原理:
运算
加法:X+Y直接利用加法运算得到;
减法:通过对丫的补码求负(按位取反,末位加1)得到-Y的补码,做加法X+(-Y)得X-Y。
溢出
可以利用单符号位方式判断,即运算结果的最高位进位和次高位进位不同,运算结果溢出。
无符号数加法进位
最高位进位即为无符号进位。
无符号减法借位
最高位进位取反即为无有咸法借位。
提示:利用2输入异或门的特点,0人丫=丫;1人㊉丫=~丫。
3.设计步骤与结果:
4.本地测试结果:
subXYSoverflCoutsubXYSoverflCout
000000000e00000000
e00202000000202000
e004040000064040e0
e00606000000666。ee
e008080e0e008080ee
e0030a0e0000a0aeee
e00C0C0e0e00C0C0ee
e00e0e0e0e00e0e0ee
e20002000e200020ee
e262040e0e202040ee
e204060e00204060e0
e206086i00206080i0
e2380a0e0e2080a0e0
e20a0C0e0e20a0cee0
e20C0e0e0e20cee0e©
e20e0oee1e20ee0001
e40004000e400040ee
e402060e0e40206000
0404080i0e464080io
e4060a0i0e4060a0i0
04080C0e004080C0e0
e40a0eO00040a0e000
040C000e1e48C000ei
e40e02001e40e020ei
e600060000600060e0
e602080iee602080i0
e6040a0iee6040a0ie
e6060C0ie06060C0i0
e608660eee6080eeee
e6030000ie60aeeeei
060ce20eie60C0200i
e60eO40eie60e0400i
e800080eee80ee8。ee
08020aeeee8020a0ee
08040C0eee8040ceee
e8060eeo0e8060e0e0
0808000iie808000ii
nnn44nnncC44
11
第3关:RISC运算器设计
1.任务描述:
设计MIPS/RISC-V运算器。
2.设计原理:
1.4位先行进位逻辑
利用全加器级联构成4位加法器,进位传递方式有串行和并行(先行)方式。
全加器的输出逻辑为:
本位输出:Si=XiffiYi®Ci
进位输出:Ci+l=Xi•Yi+Yi・Ci+Ci•Xi
如果采用串行进位方式,4位加法器中各位的进位位逻辑如下:
C1=XO•YO+YO-Cin+Cin-XO
C2=X1•Yl+Yl-Cl+Cl•XI
C3=X2•Y2+Y2•C2+C2•X2
C4=X3•Y3+Y3-C3+C3•X3
即每位进位传递需要经过2个逻辑门延时,4位共需8个逻辑门延时;
如果采用并行(先行)进位方式,4位加法器中各位的进位位逻辑如下:
进位输出:
Ci+l=Xi-Yi+Yi•Ci+Ci-Xi
=Xi-Yi+(Xi+Yi)Ci
=Xi•Yi+(Xi©Yi)Ci
=Gi+Pi•Ci;设61=*1・丫「Pi=(Xi®Yi)
C1=GO+PO・Cin
C2=G1+P1・C1=G1+P1-GO+P1•PO•Cin
C3=G2+P2・C2=G2+P2・G1+P2•Pl•G0+P2•Pl•PO•Cin
C4=G3+P3•C3=G3+P3・G2+P3•P2•G1+P3•P2•Pl•G0+P3•P2•Pl・PO•Cin
即每位进位同时生成,只需2个逻辑门延时。
4位加法器利用上述4位先行进位可以显著提高运算性能!!
同理,16位加法器、32位加法器也可以采用同样的策略提高运算性能。
2.低成本移位寄存器
设计移位寄存器,可以利用Verilog中逻辑左移运算<<、算术右移运算〉〉、逻辑右移运算》,
即调用32位移位寄存器3次,开销较大。
本设计中的低成本移位寄存器要求只调用逻辑右移功能实现上述三种逻辑运算,实际开销
不到2个32位移位寄存器开销:逻辑左移(x倒置后右移,再倒置,倒置几乎不用逻辑开
销)和算术右移用一次32位移位寄存器,算术右移掩码用一次32位移位寄存器(Oxffffffff
右移后取反,由于移位对象为常量,综合工具会优化)。
3.无符号比较器(已设计好)
本关中的无符号比较器,不用大家设计。其中4位无符号比较器利用真值表或逻辑表达式
实现,8位无符号比较器由2个4位无符号比较器级联构成,32位无符号比较器由4个8
位无符号比较器级联构成。
4.有符号比较器
本关中的4位有符号比较器已设计好,8位有符号比较器由1个4位有符号比较器和1个4
位无符号比较器级联构成,32位有符号器由1个8位有符号比较器和3个8位无符号比较
器级联构成。
5.有符号乘法器
本关中的有符号乘法器设计思路为:被乘数及乘数(有符号数为补码表示)先求绝对值,
做无符号乘法器,乘法结果再根据运算结果的符号位,处理为积的补码。其中用按位取反,
末位加1的方法对数求负,及对X的补码按位取反,末位加1,得到-x的补码。
6.MIPS/RISC-V运算器
调用前面的设计结果和Logisim库,设计RISC计算机运算器。
3.设计步骤与结果:
4.本地测试结果:z
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06
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08fffff+ff
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