微机存储器课件VIP

微机存储器存储器是计算机实现“记忆”功能的部件，用来存放数据和程序。微机的存储器系统一般是以分级进行组织的，典型的存储系统是：高速缓冲存储器、内（主）存储器和外（辅）存储器三级分层次的体系结构。

3.1半导体存储器

3.2存储器体系结构3.1半导体存储器

3.1.1半导体存储器的分类及其特点3.1.2存储器芯片的基本组成3.1.3存储器与系统的连接3.1.4微机内存储器组织3.1.1半导体存储器的分类及其特点

1.存储器的性能指标

由于半导体存储器具有集成度高、功耗低、可靠性好、存取速度快、成本低等优点，而作为构成存储器的最主要的存储器件。

◆存储容量：存储器容量（存储空间的大小）是存储能力的指标。存储器以字节为单位编址，用字节数表示存储器容量。内存空间的大小受到微机系统地址位数的限制。

◆存取速度：存储器的存取速度可用最大存取时间或存取周期来描述。存储器的存取时间定义为从接收到存储单元的地址码开始，到它取出或存入数据为止所需时间，单位为纳秒（ns）。

◆功耗：功耗指每个存储单元的功耗，单位为微瓦/单元（μW/单元），或给出每块芯片的总功耗，单位为毫瓦/芯片（mW/芯片）。它不仅涉及到消耗功率的大小，也关系到芯片的集成度。

◆可靠性：可靠性是指存储器对电磁场、温度等外界变化因素的抗干扰能力，一般用平均无故障时间来描述。半导体存储器的平均无故障时间通常在几千小时以上。

◆价格：微机的主要特点是体积小、重量轻、价格便宜、使用方便。

3.1.1半导体存储器的分类及其特点

2.半导体存储器的分类掩膜ROM可编程ROM(PROM)紫外线擦除可编程ROM(EPROM)电擦除可编程ROM(E2PROM)快擦写存储器（FlashMemory）半导体存储器(Memory)随机存取存储器(RAM)只读存储器(ROM)双极型RAMMOS型RAM静态RAM(SRAM)动态RAM(DRAM)3.1.1半导体存储器的分类及其特点

3.常用半导体存储器件的特点◆双极型RAM以晶体管触发器作为基本存储电路，管子较多。它存取速度快，但和MOS型RAM相比集成度低、功耗大、成本高，主要用于速度要求较高的微机和大中型机。◆MOS型RAM存取速度不及双极型RAM，但制造工艺简单、集成度高、功耗低、价格便宜。静态RAM（SRAM）以双稳态触发器作为基本存储电路，集成度较高。动态RAM（DRAM）利用电容电荷存储信息，由于采用的元件比静态RAM少，集成度更高，功耗更小，但需要附加刷新电路。从总的性能来看，DRAM优于SRAM。一般小容量的存储器系统采用SRAM，大容量的存储器系统采用DRAM。

。

◆EPROM是一种可用紫外线进行多次(脱线)擦除，用专门的编程器重新固化信息的ROM。EPROM的编程速度较慢，但由于它可以多次改写，特别适合科研工作的需要。◆E2PROM是一种可用特定电信号进行（在线）擦除和编程的ROM。E2PROM比EPROM使用更加方便，但存取速度较慢，价格也较高。◆快擦写存储器是在E2PROM基础上发展的，但比E2PROM擦除和改写速度快得多。

3.1.2

存储器芯片的基本组成

1.基本存储电路

基本存储电路是存储一位二进制信息的电路，由一个具有两个稳定状态（“0”和“1”）的电子元件组成。TCgCd位线（数据线）字线T4T5AT3T2T1BT6位线1(数据线)Vcc字线位线2(数据线)3.1.2

存储器芯片的基本组成

2.存储器芯片的组成

半导体存储器芯片是把成千上万个基本存储电路集成在数平方厘米上的大规模集成电路，通常由存储矩阵、单元地址译码器、数据缓冲/驱动和控制逻辑四部分组成。D0A0A1Am-1......Dn-1D1......

基本存储电路组成的存储矩阵（体）

片选通

读/写选通

数据缓冲器地址译码器读/写控制逻辑

⑴

数据线的连接芯片的数据端可以直接和CPU的数据总线上相应数据位挂接起来。

⑵

地址线的连接芯片的地址端可以直接和CPU的地址总线上从A0开始的低位地址部分的相应地址线挂接起来。

⑶

读/写控制线的连接把存储器读/写操作控制信号(RD，WR和M/IO)进行逻辑组合，产生存储器读MEMR和存储器写MRMW信号，分别接存储器芯片的输出允许OE和写允许WE信号。

3.1.3存储器与系统的连接

1.数据线、地址线和读/写线的连接

当单个存储器芯片的容量不能满足系统要求时，需要用多片组合，以扩充存储器的容量。若扩充存储单元（以字节为单位）的位数，称为位扩充，若扩充存储单元的个数，称为字节扩充。

⑴位扩充方法

⑵字节扩充方法

（示意图）

3.1.3存储器与系统的连接

2.存储器容量扩充的连接方法A1~A10

CSWEA9~A02114(1K×4)D3~D0CSWEA9~A02114(1K×4)D3~D0D3~D0D7~D4A9~A0MEMW译码器存储器字节扩充连接示意图

MEMWMEMRA19A188088A15~A0D7~D02-4译码器CSOEWR6116(2)A10~A0D7~D0CSOEWR6116(1)A10~A0D7~D0CSOE27512(2)A15~A0D7~D0CSOE27512(1)A15~A0D7~D016161111

CPU对存储单元的寻址必须要保证其惟一性。当存储器由多个存储器芯片组成时，存储单元寻址分两级进行选择：首先选择存储器芯片，产生存储器芯片选通信号；然后在片选信号有效的前提下，从该芯片中选择某一存储单元。片内寻址是根据片内地址码由芯片内部地址译码电路寻址实现的，而片选则是根据提供的片选地址码，通过存储器外部的译码电路产生的。产生存储器片选信号的方法有： ⑴

线选法 ⑵局部（部分）译码法

⑶

全局（完全）译码法3.1.3存储器与系统的连接

3.片选信号的产生方法3.1.4微机内存储器组织

1.微机内存空间结构系统总线ROM模块RAM模块模块i模块j模块n模块1由多个模块（板）构成内存储器空间3.1.4微机主存储器组织

2.内存储器模块（板）结构地址译码地址总线MEMRMEMWREADY

模块选择存储器接口数据控制地址数据总线存储芯片矩阵3.1.4微机主存储器组织

3.IBMPC微机内存空间分配40KB基本ROMFFFFFHF6000HC8000HC0000HA0000H40000H00000H256KBROM空间768KBRAM空间640KB基本内存256KBRAM（系统板）384KBRAM（选件板）128KB显示缓冲区硬盘驱动程序（4KB）3.1.4微机主存储器组织

4.微机内存储器设计要点

◆芯片的选择

◆总线的负载

◆速度的匹配

◆地址的分配

（要保证对存储器寻址的惟一性）在高性能微机系统中，高速度、大容量、低价格是评价存储器性能和存储体系设计的三大主要指标。提高存储器体系性能的技术：为提高信息吞吐量的多体存储器（并行主存）结构为提高CPU访存速度的多体高速缓冲存储器（Cache）为扩大编程逻辑空间的虚拟存储器（VirtualMemory）存储器体系结构示意图3.2.1并行主存储器结构3.2.2高速缓冲存储器3.2.3虚拟存储器3.2存储器体系结构微机存储器体系结构

CPU主存辅存CacheCache控制器MMUDOS存储管理Cache－内存－辅存三级存储层次结构3.2.1并行主存储器结构

众所周知，存储器本身的速度往往跟不上CPU对它的速度要求，尤其是在高速的、流水型处理的微机系统中更加突出，这成为限制系统速度的一个瓶颈。多体存储器结构，即并行主存储器结构，可以加速CPU访问主存的平均速度，有益于解决CPU和主存的速度差别。 存储器结构最简单的是单体单字存储器，CPU一次只能访问一个存储字。而并行主存储器的基本原理是：采用字长w位的n个容量相同的存储器并行连接组成一个更大的存储器。这种存储器在一个存取周期内并行存取n个字，虽然存储元件仍保持原有速度，但单位时间内存储器提供的信息量扩大了n倍，有效地提高了信息吞吐率。 并行主存储器结构有：

◆单体多字并行主存◆多体交叉存取并行主存

单体多字并行主存储器结构

单体多字结构是多个并行存储器共用一套地址寄存器和地址译码器，多个字使用同一个的地址编码并行访问各自对应单元，这样CPU每访问一个地址就可以同时读/写多个存储字。

单体多字并行主存非常适用于向量运算类的特定环境。一个向量型操作数包含n个标量操作数，例如，矩阵运算中的aibj=a0b0，a0b1，…，可按同一地址分别存放于n个并行主存之中，在执行向量运算指令时，可以一次并行存取，这样访问主存的速率就提高了n倍。

M0M1Mn……n×ww位w位……w位地址寄存器地址地址译码器多体交叉存取并行主存储器结构

多体交叉并行主存是把大容量存储器分成n个容量相同，有各自的地址寄存器、数据线、时序控制，进行独立编址的存储体（所以称为多体）。各存储体地址编号采用交叉方式（即交叉编址），就是将一套地址码按顺序交叉地横向分配给各个并行存储体。

多体并行存取是指以n为模的交叉存取。把一段连续的程序或数据，也按照交叉编址方式类似地交叉存放在n个存储体中，对并行存储体采取分时访问的时序。

多体交叉存取方式，需要一套多体存储器控制逻辑（简称存控部件），比较复杂。采用多体交叉存取方式，CPU可以流水式寻址，使各存储体并行工作，减少等待时间，甚至能达到零等待状态。所以多体交叉存取很适合于支持流水线处理方式，是高速流水型微机典型的主存结构。

3.2.2高速缓冲存储器 如果要求存储器的速度非常高，主存存储器全部采用高速存储器芯片组成，将会使系统的价格大大提高。通常的做法是用一些高速的静态RAM（SRAM）组成小容量的存储器，称为高速缓冲存储器（Cache），而用廉价的速度稍慢的动态RAM（DRAM）组成大容量的主存。这样就构成了一个两级存储器结构：Cache—主存。Cache位于主存与CPU的通用寄存器组之间，其容量一般为（8~32）KB。高档微处理器甚至在芯片内又集成了1~2个Cache，形成两级Cache结构。

Cache存储系统的基本结构

Cache存储系统基本结构Cache主存储器地址总线多字宽不命中CPUCacheCache替换控制Cache地址寄存器主存地址寄存器主存↓Cache地址变换数据总线单字宽命中3.2.2高速缓冲存储器

1.Cache地址映像方法◆应用某种函数把主存地址映像到Cache中定位，称作地址映像。当主存信息按这种映像关系装入Cache后，访问主存的地址应变换为相应的Cache地址。要能实现这一点，将主存和Cache的存储空间划分成若干大小相同的页（或称块）。由于主存空间大，Cache空间小，因此，必须让Cache的一个页与主存的若干个页相对应，即若干主存地址将映射成同一个Cache地址。◆Cache地址映像方式有直接映像、全相联映像、组相联映像三种。Cache地址映像方法

◆直接映像：每个主存地址映像到Cache中一个指定地址的方式。映像规则是：把Cache分成2N页，主存按同样大小顺序分页，再顺序分组，每组2N页，主存的I页号与Cache的J页号之间的对应关系为J=Imod2N，即以2N为模的重复映像关系。直接映像方式地址变换速度快，比较简单，容易实现，但不够灵活，页冲突概率较高。◆全相联映像：主存的每一个页可以自由映像到Cache的任何一个页位置的方式。全相联映像方式比直接映像方式灵活，可以达到很高的命中率。但是地址映像速度很慢，控制复杂，实现比较困难。◆组相联映像：又称为页组映像方式.映像规则是：将主存和Cache都以页为单位顺序分组。Cache有2N页，分成2I组，主存有2M页，以2

I页分组，即主存组内的页数和Cache的组数相同。主存的各页与Cache的组号之间有固定映像关系，但可以自由映像到对应Cache组中的任何一页。 组相联映像方式是介于前两种映像方式的一种折衷方案。判断页命中和替换算法比全相联映像方式简单，映像定位比直接映像方式灵活，页冲突率比直接映像方式低，命中率介于直接映像和全相联映像方式之间。3.2.2高速缓冲存储器

2.Cache替换策略◆先进先出（FIFO）策略 FIFO按调入Cache的先后决定淘汰的顺序，即在需要更新时，总是淘汰最先调入Cache的页。这种方法容易实现，系统开销（为实现替换算法而系统花费的时间）少，但不一定合理。因为有些页虽然调入较早，但仍可能在使用。◆近期最少使用（LRU）策略 为Cache的各页建立一个LRU（LeastRecentlyUsed）表，随时记录它们的调用情况。当需要替换时，将在最近一段时间内使用最少的页予以替换。显然，这是按调用频繁程度决定淘汰的顺序，比较合理，Cache的访问命中率较高。但是比FIFO策略复杂，系统开销稍大。3.2.2高速缓冲存储器

3.Cache读/写过程◆读操作：访主存时，一方面将主存地址送往主存，启动读主存，同时将主存地址送Cache，按所用的映像方式从中提取Cache地址。将相应的Cache页的标记与主存地址中的主存页标记进行比较，如果二者相同，表明访问Cache命中，从命中的Cache页中读出数据，送往CPU，不等主存读操作结束，就可继续下一次访存操作；如果标记不符合，或是按映像方式搜索完毕仍未找到相符的Cache标记，表明本次访问Cache失败（不命中），则根据主存地址从主存中读取，送CPU，并考虑是否需要更新Cache某页的内容。◆读操作：Cache的写操作和读操作一样先要进行地址映像，在命中时才执行Cache写操作，否则就是正常的主存写操作。Cache写操作有两种写入方法。一种方法称为标志交换方式（或称写回法），先暂时只写入Cache有关单元，并用标志予以注明，直到该页需要从Cache中替换出来时，才一次性地写入主存。这种方式主要是为了不在快速写入Cache的过程中插入较慢速的写主存操作，