等精度频率计的设计

等精度频率计的设计学生:常冬伟指导老师:胡亚崎摘要利用等精度测量原理，通过EDA运行VHDL编程设计一个频率计，精度范围在0.1Hz~100Hz，给出现实代码和仿真波形。设计具有较高的实用性和可靠性。基于传统测评原理的频率计的测量精度将随被测信号频率下降而降低，及测量精度将随被测信号频率的变化而变化，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测量精度。设计要求1.频率测试功能：测频范围0.1Hz～100MHz。测频精度：测频全域相对误差恒为百万分之一。2

.脉宽测试功能：测试范围0.1μs～1s，测试精度0.01μs。3.占空比测试功能：测试精度1％～99％。测频原理常见的直接测频方法主要有测频法和测周期法两种。测频法就是在确定的闸门时间Tw内，纪录被测信号的变化周期数（或脉冲个数）Nx，则被测信号的频率为：fx=

Nx/Tw

。测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，纪录标准测频率的周期数Ns，则被测信号的频率为fx=fs/Ns。这两种方法的记数值会产生±1个字误差，并且测试精度与计数器中纪录的数值Nx或Ns有关。为了保证测试精度，一般对于低频信号采用测周期法；对于高频信号采用测频法，因此测试很不方便，所以有人提出等精度测频方法。

等精度测量方法是在直接测频方法的基础上发展起来的。它的闸门时间不是固定值，而是被测信号的整数倍，即于被测信号同步，因此，排除了对被测信号计数所产生±1个字误差，并达到了在整个测试频段的等精度测量。测试原理图图等精度频率计主控结构图原理图2图等精度频率计主控结构图2主系统组成图频率计主系统电路组成VHDL程序设计LIBRARYIEEE;--等精度频率计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjdpljISPORT(BCLK:INSTD_LOGIC;--CLOCK1标准频率时钟信号TCLK:INSTD_LOGIC;--待测频率时钟信号CLR:INSTD_LOGIC;--清零和初始化信号CL:INSTD_LOGIC;--预置门控制SPUL:INSTD_LOGIC;--测频或测脉宽控制START:OUTSTD_LOGIC;--起始计数标志信号EEND:OUTSTD_LOGIC;--由低电平变到高电平时指示脉宽计数结束SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--数据读出选择控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位数据读出ENDjdplj;ARCHITECTUREbehavOFjdpljISSIGNALBZQ:STD_LOGIC_VECTOR(31DOWNTO0);--标准计数器SIGNALTSQ:STD_LOGIC_VECTOR(31DOWNTO0);--测频计数器SIGNALENA:STD_LOGIC;--计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3,BENA,PUL:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART<=ENA;DATA<=BZQ(7DOWNTO0)WHENSEL=“000”ELSE--标准频率计数低8位输出VHDL程序

BZQ(15DOWNTO8)WHENSEL="001"ELSEBZQ(23DOWNTO16)WHENSEL="010"ELSEBZQ(31DOWNTO24)WHENSEL=“011”ELSE--标准频率计数高8位输出TSQ(7DOWNTO0)WHENSEL=“100”ELSE--待测频率计数值低8位输出TSQ(15DOWNTO8)WHENSEL="101"ELSETSQ(23DOWNTO16)WHENSEL="110"ELSETSQ(31DOWNTO24)WHENSEL=“111”ELSE--待测频率计数值高8位输出TSQ(31DOWNTO24);BZH:PROCESS(BCLK,CLR)--标准频率测试计数器，标准计数器BEGINIFCLR='1'THENBZQ<=(OTHERS=>'0');ELSIFBCLK'EVENTANDBCLK='1'THENIFBENA='1'THENBZQ<=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)--待测频率计数器，测频计数器BEGINIFCLR='1'THENTSQ<=(OTHERS=>'0');ELSIFTCLK'EVENTANDTCLK='1'THENIFENA='1'THENTSQ<=TSQ+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(TCLK,CLR)BEGINIFCLR='1'THENENA<='0‘;VHDL程序ELSIFTCLK'EVENTANDTCLK='1'THENENA<=CL;ENDIF;ENDPROCESS;MA<=(TCLKANDCL)ORNOT(TCLKORCL);--测脉宽逻辑CLK1<=NOTMA;CLK2<=MAANDQ1;CLK3<=NOTCLK2;SS<=Q2&Q3;DD1:PROCESS(CLK1,CLR)BEGINIFCLR='1'THENQ1<='0';ELSIFCLK1'EVENTANDCLK1='1'THENQ1<='1';ENDIF;ENDPROCESS;DD2:PROCESS(CLK2,CLR)BEGINIFCLR='1'THENQ2<='0';ELSIFCLK2'EVENTANDCLK2='1'THENQ2<='1';ENDIF;ENDPROCESS;DD3:PROCESS(CLK3,CLR)BEGINIFCLR='1'THENQ3<='0';ELSIFCLK3'EVENTANDCLK3='1'THENQ3<='1';ENDIF;ENDPROCESS;PUL<=‘1’WHENSS=“10”ELSE--EEND为低电平时，表示正在记数，由低电平变为高电平‘0’;--时，表示记数结束，可以从标准计数器中读数据了EEND<='1'WHENSS="11"ELSE'0';BENA<=ENAWHENSPUL=‘1’ELSE--标准计数器时钟使能控制信号，当SPUL为1时，测频率PULWHENSPUL=‘0’ELSE--当SPUL为0时，测脉宽和占空间比PUL;ENDbehav;引脚锁定根据GW48/GK/EK/PK2系统万能插口与结构图信号与芯片引脚对造和模式5得到引脚表如表所示:芯片引脚名实验控制选择

引脚名

引脚号

BCLK标准频率时钟clock9(50MHz)1TCLKclock0(2,4,8Hz)2CLR键7PIO611CL键8PIO716SPUL键4PIO38START发光管7PIO1424EEND发光管8PIO1525DATA7～4数码管2PIO23～2038～3535DATA3～0数码管1PIO19～1630~27SEL2～0键3～1PIO2～07～5引脚注释

1．BCLK：标准频率输入信号，50MHz(CLB).2．TCLK：待测频率输入信号，0.1Hz-50MHz.3．CLR：全局清0和初始化输入，高电平有效，由单片机向FPGA发出。4．CL：预置门控制输入，时间可选在0.1s到10s间，高电平有效，由单片机向FPGA发出。5．SPUL：高电平测频率，低电平测脉冲，由单片机想FPGA发出。6．此信号由单片机读取，在测频时，高电平时表示进去计数周期，低电平时表示计数结束，单片机可以读取FPGA中的计数。7．EEND：在测脉冲期间（SPUL=’0’），由低电平变为高电平，表示脉宽计数结束，EEND信号由单片机读出。8．DATA：计数数据输出8位，由单片机根据SEL选择信号分别读取。9．SEL：计数数据读出控制3位，由单片机输出控制。当SEL分别等于：“000”、“001”、“010”、“011”，可由DATA分别读出：BZQ[7..0]、[15..8]、[23..16]、[31..24]共32位。当SEL分别等于：“100”、“101”、“110”、“111”，可由DATA分别读出：TSQ[7..0]、[15..8]、[23..16]、[31..24]共32位。硬件验证模式5键4SPUL亮键7清零亮然后灭键8快速按两次先亮后灭然后利用键1、2、3分别读取标准低到高数据，待测低到高数据。程序仿真仿真结果分析从上图可以看出，SPUL=’1’时，系统进行等精度测频。这时，CL一个正脉冲后，系统被初始化。然后CL被置为高电平，但这时两计数器并未开始计数（START=’0’），直到此后信号被测信号TCLK出现一个上升沿，START=’1’时两个计数器同时启动分别对被测信号和标准信号开始计数，其中BZQ和TSQ分别为标准频率计数器和被测频率计数器的计数值。由图可见，在CL变为低电平后，计数仍未停止，直到TCLK出现一个上升沿为止，这时START=’0’，可作为单片机了解计数结束的标志信号