基于FPGA和MTLAB的DDS正弦信号发生器设计报告

绪论1.1DDS研究的目的和意义频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着现代无线电通信事业的发展，移动通信、雷达、制导武器和电子对抗等系统对频率合成器提出越来越高的要求，低相噪、高纯频谱和高速捷变的频率合成器一直是频率合成技术发展的主要目标，DDS技术的发展将有力地推动这一目标的实现。频率合成技术从30年代发展到现在，已经进入成熟阶段。目前最常用的频率合成方案有两种，直接混频级联法和数字锁相环法。由于数字集成电路的迅猛发展，集成合成器和数字计算技术频率合成方案大量涌现。大规模集成电路的应用又为数字技术的方案提供了广阔的前景[[][]潘松，黄继业．书名EDA技术与VHDL．第4版．北京：清华大学出版社，2013：1621.2国内外研究现状从频率合成技术的发展过程看，频率合成的方法主要有三种：（1）由Finden首先提出的最早的合成方法称为直接频率合成，它是使基准信号通过脉冲形成电路来产生丰富谐波脉冲，随后通过混频、分频、倍频和带通滤波器完成频率的变换和组合，以产生我们需要的大量离散频率，从而实现频率合成。其合成方法大致可以分为两种基本类型：一种是所谓非相关合成方法，另一类是所谓相关合成方法。这两种合成方法的主要区别在于所使用的参考频率源的数目不同。非相关合成方法使用多个晶体参考频率源，所需的各种频率分别由这些参考源提供。它的缺点在于制作具有相同频率稳定性和精度的多个晶体参考频率源既复杂又困难，而且成本高。相关合成方法只使用一个晶体参考频率源，所需的各种频率都由它经过分频、混频和倍频后得到，因而合成器输出频率的稳定性和精度与参考源一样，现在大多数直接频率合成技术都使用这种合成方法。直接频率合成能实现快速频率变换和几乎任意高的频率分辨率，但直接频率合成比另外两种合成方法使用多的多的硬设备，而且很难抑制因非线性而引入的杂波干扰，因而难以达到较高的杂波抑制度。（2）锁相频率合成，是应用模拟或数字锁相环路的间接频率合成。它被称为第二代频率合成技术。早期的合成器使用模拟锁相环，后来又出现了全数字锁相环和数模混合的锁相环。数字鉴相器、分频器加模拟环路滤波、压控振荡器的混合锁相环是目前最为普遍的PLL组成方式。与直接频率合成不同的是，锁相频率合成的系统分析重点放在PLL的跟踪、噪声、捕捉性能和稳定性的研究上，不放在组合频率的抑制上。它是在40年代初根据控制理论的线性伺服环路发展起来的，最早用于电视机的扫描同步电路，以减少噪声对同步的影响，从而使电视的同步性得到重大改进。它主要是将含有噪声的振荡器放在锁相环路内，使它的相位锁定在希望的信号上，从而使振荡器本身的噪声被抑制，使它的输出频谱大大提纯。锁相环频率合成技术提供了一种从单个参考频率获得大量稳定而准确的输出频率的方法，并且频率输出范围宽，电路结构简单，成本低。但是锁相环频率合成技术也有它的问题，例如响应慢就是它的固有缺点。由于它是采取闭环控制的，系统的输出频率改变后，重新达到稳定的时间也比较长。所以锁相环频率合成器有非常低的频率分辨率和转换率。（3）直接数字频率合成（DDS），为了取得更快的频率转换速度，随着数字技术的发展，人们重新想到了直接合成法，出现了直接数字频率合成器（DDS），导致了第二次频率合成技术的飞跃，它是用数字计算机和数模变换器来产生信号，该技术出现于七十年代，从而揭开了频率合成技术发展的新篇章，标志着频率合成技术迈进了第三代。DDS技术是首先将相位以极小的间隔离散化，计算出正弦信号对应于这些相位的幅度值，形成一个幅度--相位表，并存储于DDS器件的ROM中，DDS工作时，利用数字方式累加相位，得到信号在该时刻的相位值，然后按一定的相位--幅度转换算法在DDS的ROM中查表得到信号在该时刻的幅度值，最后将信号通过D/A变换和低通滤波器形成模拟正弦波或存储波形的频率合成技术。近年来随着VLSI技术的进步，这种结构独特的频率合成技术得到了充分的发展。同传统的频率合成技术相比，由于DDS主要通过简单的加法、查表等数字信号处理得到所需信号，因此它具有频率切换时间短、频率分辨率高、相位变化连续、易实现对输出信号的多种调制、全数字化便于集成等诸多优点，使得DDS具有广阔的应用前景。尽管1971年Tierney就第一次提出了DDS的概念，但DDS的大发展及产品化是九十年代以来的事情。特别是随着当前EDA技术的发展，为DDS的实现提供了更多种实现方式。除此之外，由于DDS是利用查表法来产生波形的，所以它也适用于任意波形发生器，这是DDS技术另一个非常重要的应用。由于输出带宽窄和杂散抑制差一直是限制DDS发展的主要因素，所以研究高工作时钟频率和优越杂散性能的DDS芯片成为DDS技术的另一个发展方向。采用GaAs技术输出频率可以在400MHz以上，但是输出带宽的逐步克服并没有解决杂散的问题，通常只能达到-40到-50dBc。而一般的CMOS工艺的DDS芯片可达到-70到-90dBc，但输出的频率又不高，当采用倍频或变频提高其工作频率时又会使杂散恶化。因此，如何抑制杂散仍然是高速DDS急需解决的问题。DDS设计的目标是在未来几年内研究出直接应用雨微波频段的DDS芯片，并且杂散抑制在90dB以上。（4）为了拓宽频率合成器输出信号的频率，一种典型的频率合成器称为混合式频率合成器（HybridFrequencySynthesis）应运而生，就是将直接数字频率合成（DDS）与传统的锁相频率合成器（PLL）混合应用，基本原理就是有DDS的输出作为PLL的参考输入，利用DDS较小的频率步进来保证较小的输出频率间隔，而用PLL的宽频带特性来保证频率覆盖范围，还可以选用较高的参考信号频率来加快合成器频率转换时间，且设计简单，容易实现。但是PLL的加入使得系统失去了DDS快速捷变的特点。使得输出频率步长与跳变速度成为一对矛盾。为解决这一矛盾的探索工作已在一些文献中提到。由上可见，各类电子系统对信号源的要求越来越高，需要同时满足低相噪、快捷变频、高频率分辨率、宽带、小体积、低功耗等指标。由上面的分析可知，虽然这三种频率合成方式都可以在某些指标上获得理想的效果，但没有一种方式可以满足所有的技术要求，因此，如何能最大限度的实现这些参数成为研究的热门课题。目前市场上性能优越的DDS芯片层出不穷，Qualcomm公司推出了DDS系列Q2220、Q2230等，其中Q2368的时钟频率130MHz、分辨率0.03Hz、杂散-76dBc，变频时间0.1s，Q2230，时钟频率85MHz，频率间隔0.02Hz，频率转换时间0.1s，Sciteq公司推出了系列化DDS产品，其中ADS-431，时钟频率1.6GHz，可正交输出，分辨率1Hz，杂散-45dBc，变频时间30ns；美国stanford公司的STEL-2171,GaAs电路，时钟1GHz，转换时间0.25s，美国AnalogDevice公司也相继推出了他们的DDS系列AD9850、AD9851可以实现线性调频的AD9852，两路正交输出的AD9854以及以DDS为核心的QPSK调制器AD9853、数字上变频器AD9856和AD9857。AD公司的DDS产品全部内置了D/A变换器，称为Complete-DDS，其中AD9854时钟频率300MHz，近端杂散抑制优于-80dBc，远端优于-48dBc，相位噪声-148dBc/Hz在10kHz，频率跳变速度130ns，频率分辨率1Hz，是目前市场上性能价格比较高的DDS器件之一。国内恽小华教授，采用超高速的累加器、存储器、DAC等研究的DDS频率转换时间达0.1s。由于DDS的诸多优点，它得到了非常广泛的应用。在数字调制方面，它可以用来实现FSK，QPSK，8PSK等调制。在雷达频率源方面，它可以实现多点，窄步长，高相噪的频率源以及线性调频频率源。在扩频通信方面，可实现CDMA/FH工作方式以及任意规律的调频模式。所以，研究DDS在各个领域的应用以及实现是一个非常有意义和前途的课题。1.3研究思路和方法（1）基于FPGA的DDS设计：基于FPGA的DDS信号发生器电路充分利用FPGA器件的快速性、外设的替代性，采用数字技术，通过对三种波形输出进行控制，包括幅度控制和频率控制电压的控制，通过DAC0832转换输出、并将频率与幅度的大小送LCD显示等功能。同时对三种波形进行编辑。对键盘进行扫描判断，进入相应的功能程序。在各功能程序中，执行相应内容，将控制字送到DAC0832进行转换，从而对模拟波形的幅度进行控制，再经过放大输出。同时可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性[[]潘松，黄继业[]潘松，黄继业．书名EDA技术与VHDL．第4版．北京：清华大学出版社，2013：16~17（2）MATLAB、DSPBuilder和QuartusII3个工具软件联合开发的设计[[][]潘松，黄继业．书名EDA技术与VHDL．第4版．北京：清华大学出版社，2013：280~282利用DSPBuilder来完成基于EDA技术的复杂数字系统设计来完成基于EDA技术复杂数字系统设计的一个好处是，从系统建模表述、各级仿真，到硬件系统实现，直至硬件系统的测试，都可以不涉及任何硬件描述语言。整个设计过程中，对于硬件描述语言的生成和处理都在后台进行。Altera公司自2002年推出的DSPBuilder则很好地解决了这些问题。DSPBuilder可以帮助设计者完成基于FPGA的不同类型的应用系统设计。除了图形化的系统建模外，DSPBuilder还可以自动完成大部分的设计过程和仿真，直至把设计文件下载至FPGA开发板上。利用MATLAB与DSPBuilder进行模块设计也是SOPC技术的一个组成部分。尽管DSPBuilder将MATLAB的系统模型文件只能转换为VHDL，但由于整个设计流程用户都不必与硬件描述语言直接接触，所有设计环节和整个EDA设计流程都在MATLAB层次上进行，从而使设计者完全避开了HDL，却又能完美地完成复杂的硬件数字系统的设计和实现。相关理论2.1DDS理论DDS的理论基础是Shannon抽样定理。抽样定理内容是：当抽样频率大于等于模拟信号频率的2倍时，可以由抽样得到的离散信号无失真地恢复原始信号。在DDS中，这个过程被颠倒过来了。DDS不是对一个模拟信号进行抽样，而是一个假定抽样过程已经发生且抽样的值已经量化完成，如何通过某种映射把已经量化的数值送到D/A及后级的LPF重建原始信号的问题。图2.1DDS原理框图正弦输出的DDS原理框图如图2.1所示。图中的系统时钟及参考频率源为高稳定度的晶体振荡器，其输出用于DDS中各器件同步工作。DDS

工作时，频率控制字FCW在每一个时钟周期内与相位累加器累加一次，得到的相位值（0~2π）在每一个时钟周期内以二进制码的形式去寻址正弦查询表ROM，将相位信息转变成相应的数字化正弦幅度值，ROM输出的数字化波形序列再经数模转换器（DAC）实现量化数字信号到模拟信号的转变，最后DAC输出的阶梯序列波通过低通滤波器（LPF）平滑滤波后得到一个纯净的正弦信号。DDS的频率分辨率为：2.1DDS的输出频率为

:2.2式中(2.2)中：f0为DDS的输出频率；fr为参考时钟频率；N为相位累加器长度位数；K为频率控制字。通常，相位累加器位数较大，例如N=32或48，故用DDS技术能得到较高的频率分辨率。从数学模型角度分析，DDS是一个离散时间序列到模拟波形信号（通常为阶梯波）的转换器。所谓理想条件是指不考虑工程实现过程中各因素影响,仅把DDS看作是一个数模转换器。

假设系统时钟重复频率为fr，输出为单一点频频率f0，其他物理量如图2.1。则理想DDS的输出序列为2.3利用Fourier变换，可得起输出频谱为2.4输出的采样频谱如图2.2所示图2.2理想DDS输出频谱结构由图2可知，理想DDS的输出信号频谱以Sinc函数为包络，输出信号包含以下频率分量：f=nfr±f0。当n=0时，取得频率控制字K对应的理想输出频率f0。杂散分量fr-f0对输出信号质量影响最为严重。当f0趋近于fr/2时，fr−fo也趋向于fr/2，两者很难区分开，信号质量无保证。为了使低通滤波器有效地滤出杂散，f0一般小于2fr/5。杂散频率主要指输出频率中的离散寄生分量。DDS的杂散产生原因包括3个方面：①DDS的相位截断效应；②数模转换器的量化噪声；③数模转换器的非线性效应。DDS的特点有三：DDS的频率分辨率在相位累加器的位数N足够大的时候，理论上可以获得相应的分辨精度，这是传统方法难以实现的。DDS是一个全数字结构的开环系统，无反馈环节，因此速度极快，一般在毫、微秒量级。DDS的相位误差主要依赖于时钟的相位特性，相位误差小。此外DDS的相位是连续变化的，形成的信号具有良好的频谱，传统的直接频率合成方法无法实现。2.2相关器件FPGA半导体工艺的持续进步带动芯片技术的迅猛发展，现场可编程门阵列(FPGA)成为这一领域的佼佼者，高性能、低成本、高可靠以及现场可编程等特点确保FPGA成功应用于计算机、通信、航空航天及消费类电子产品等广泛领域。FPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL.GAL.EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA(LogicCellArray)这样一个新概念，内部包括可配置逻辑模块CLB(ConfigurableLogicBlock)、输出输入模块IOB(InputOutputBlock)和内部连线(Interconnect)三个部分。FPGA的基本特点主要有:(l)规模越来越大。随着VLSI(VeryLargeScaleIC，超大规模集成电路)工艺的不断提高，单一芯片内部可以容纳上百万个晶体管，FPGA芯片的规模也越来越大。单片逻辑门数已达百万，如XilinxViretx-11xc2v8000己经达到800万门的规模。(2)开发过程投资小。FPGA芯片在出厂之前都做过百分之百的测试，而且FPGA设计灵活，发现错误时可以直接更改设计，减少了投片风险，节省了许多潜在的花费。(3)FPGA一般可以反复地编程、擦写。在不改变外围电路地情况下，设计不同片内逻辑就能实现不同的电路功能。所以，用FPGA试制功能样机，能以最快的速度占领市场。甚至在有些领域，因为相关标准协议发展太快，设计ASIC可能跟不上技术的更新，只能用FPGA来完成系统的研制和开发。(4)保密性好。在某些场合下，根据要求选用防止反向技术的FPGA，能很好地保护系统的安全性和设计者的知识产权。(5)FPGA开发工具智能化，功能强大。现在FPGA开发工具种类繁多、智能化高、功能强大。应用各种工具可以完成从输入、综合、实现到配置芯片等一系列功能。还有很多工具可以完成对设计的仿真、优化、约束和在线调试等功能。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。虽然目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片(其中应用较为广泛的是AD公司的AD985X系列)，为电路设计者提供了多种选择。但是用FPGA实现DDS技术在某些方面存在着DDS芯片不能取代的优势，用FPGA实现DDS技术比较灵活，可以产生多种调制方式，多种组合方式，并且可以实现多个DDS芯片的功能，更加集成。专用的DDS芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法，而且还可以降低外国对高性能DDS芯片禁运的风险。CycloneIII：CycloneIIIFPGA含有5K至120K逻辑单元(LE)，288个数字信号处理(DSP)乘法器，存储器达到4Mbits。CycloneIII系列比前一代产品每逻辑单元成本降低20%，使设计人员能够更多地在成本敏感的应用中使用FPGA。利用TSMC的65nm低功耗(LP)工艺，CycloneIIIFPGA提供丰富的逻辑、存储器和DSP功能，功耗更低。在可编程逻辑发展历史中，CycloneIIIFPGA比其他低成本FPGA系列能够支持实现更多应用。图2.3系统分析与设计3.1总体设计DDS工作流程示意图图3.1相位累加器由32位加法器32位寄存器构成。每来一个CLOCK，加法器就将频率控制字fword与累加寄存器输出的累加相位数据相加，相加的结果又反馈送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据作为波形存储器的相位取样地址，这样就可把存储在波形存储器内的波形抽样值进行找表查出，完成相位到幅值的转换。3.2各模块设计相位累加器：由32位加法器32位寄存器构成；SINROM：可直接从FPGA的LPM的宏模块中定制和调用；8通道的DAC：如图3.2所示图3.2本设计不涉及低通过滤波器。

硬件设计4.1实体设计图4.1由图4.1所示，该DDS正弦信号发生器由相位累加器、ROM、DAC数模转换器构成，而相位累加器是由32位的加法器和32位的移位寄存器构成。整个实体输入端口为FWORD：8位频率控制输入；INRESET:重置；CLK:时钟端口。整个实体输出端口为FOUT:10位的信号输出。而实体的原理图如图4.2所示图4.24.2子系统设计（1）相位累加器由32位的加法器和32位的移位寄存器构成，32位的加法器由2个2位的加法器封装成4位加法器；然后由2个封装好的4位的加法器构成8位加法器；然后由4个封装好的8位加法器构成32位加法器。具体情况如图5.2、5.3、5.4图4.32个2位的加法器封装成4位加法器图4.42个封装好的4位的加法器构成8位加法器图4.54个封装好的8位加法器构成32位加法器32位移位寄存器:VHDL语句：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYD32ISPORT(D:INSTD_LOGIC_VECTOR(31DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDENTITYD32;ARCHITECTUREARTOFD32ISBEGIN PROCESS(CLK)ISBEGINIF(CLK'EVENTANDCLK='1')THENQ<=D;ENDIF;ENDPROCESS;ENDARCHITECTUREART;封装之后的实体仿真图为图4.6（2）SINROM可以直接从FPGA的BlockDiagram中定制调用，定制、调用、封装后其具体VHDL语句：LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYlpm;USElpm.all;ENTITYsin_romIS PORT (address :INSTD_LOGIC_VECTOR(9DOWNTO0); inclock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(9DOWNTO0) );ENDsin_rom;ARCHITECTURESYNOFsin_romISSIGNALsub_wire0 :STD_LOGIC_VECTOR(9DOWNTO0);COMPONENTlpm_romGENERIC(intended_device_family :STRING; lpm_address_control :STRING; lpm_file :STRING; lpm_outdata :STRING; lpm_type :STRING; lpm_width :NATURAL; lpm_widthad :NATURAL );PORT( address :INSTD_LOGIC_VECTOR(9DOWNTO0); inclock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(9DOWNTO0) );ENDCOMPONENT;BEGIN q<=sub_wire0(9DOWNTO0); lpm_rom_component:lpm_rom GENERICMAP( intended_device_family=>"CycloneIII", lpm_address_control=>"REGISTERED", lpm_file=>"../rom/LUT10X10.mif", lpm_outdata=>"UNREGISTERED", lpm_type=>"LPM_ROM", lpm_width=>10, lpm_widthad=>10 )PORTMAP( address=>address, inclock=>inclock, q=>sub_wire0 );ENDARCHITECTURESYN;其中储存器初始化文件[[]潘松，黄继业．书名EDA技术与VHDL．第4[]潘松，黄继业．书名EDA技术与VHDL．第4版．北京：清华大学出版社，2013：347~348封装好之后的仿真图像为图4.7（3）DAC数模转换器VHDL语句设计：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydac_dsisport(reset:instd_logic;dclk:instd_logic;din:instd_logic_vector(7downto0);--Signedintegerdout:outstd_logic_vector(9downto0));enddac_ds;architecturearch_dac_dsofdac_dsissignalerror:std_logic_vector(9downto0);--Erroraccumulatoris2bitslargerconstantzeros:std_logic_vector(7downto0):=(others=>'0');beginprocess(reset,dclk,din)variableval:std_logic_vector(9downto0);beginifreset='1'thenerror<=(others=>'0');dout<="0000000000";elsifdclk'eventanddclk='1'then--val:=din+error;dinissignextendedtonbits+2val:=(din(din'high)&din(din'high)&din)+error;ifval(val'high)='0'thendout<="0000000001";error<=val+("11"&zeros);elsedout<="0000000000";error<=val+("01"&zeros);endif;endif;endprocess;endarch_dac_ds;封装好之后的仿真图为图4.8软件设计5.1设计流程以MATLAB09a的Simulink为设计平台、以DSPBuilder为中间媒介、而将QuartusII作为底层设计工具置于后台设计DDS。DSPBuilder依赖于MathWorks公司的数学分析工具MATLAB/Simulink，以Simulink的Blockset出现。可以在Simulink中进行图形化设计和仿真，同时又通过SignalCompiler把MATLAB/Simulink的模型设计文件（.mdl）转换成相应的硬件描述语言VHDL设计文件，以及用于控制综合与变异的TCL脚本。对于综合以及此后的处理都由QuartusII来完成。利用MATLAB/Simulink、DSPBuilder和QuartusII进行设计有两套设计流程，即自动流程和手动流程（本设计采用自动设计流程）。基于这些设计流程图如图5.1所示图5.15.2程序设计在安装好MATLAB09a和DSPBuilder9.0之后并完成破解之后，DSPBuilder会自动对MATLAB09a和QuartusII进行自动关联。当所有软件准备就绪之后打开MATLAB09A的Simulink库，将Simulink库中的Sinks库中的示波器模块Scope和Source库中的Step模块拖到已经建立好的模型窗口中，如图5.2所示图5.2然后在通过安装、破解DSPBuilder而产生的AlteraDSPBuilderBlockest库中分别找到SignalCompiler模块、IncrementDecrement模块（之后改名为IncCount按图5.3设置参数）、SinLUT模块（之后按图5.4设置参数）、Delay模块（之后改名为Delay1按图5.5设置参数）、Input模块（之后改名为sinCtrl）、Product模块（之后改名为Product1按图5.6设置参数）、Output模块（之后改名为sinOt按图5.7设置参数），将它们全部拖入模型窗口中与原来的示波器模块Scope和Step连接成正弦信号发生模块如图5.8所示图5.3图5.4

图5.5图5.6

图5.7图5.8之后甚至可以将其改进为无符号输出电路如图5.9图5.95.3QuartusII直接调用DSPBuilder生成的VHDL文件用软件画好电路图5.9之后，进行SignalCompiler设置,选择好芯片，并设置好参数如图5.10图5.10点击图5.11中的Compiler，则自动把模型文件MDL转换成VHDL（原先模型文件存放的文件夹目录中），并经过综合和适配产生目标代码。图5.11此时打开QuartusII,从中找到.mdl文件生成的.qpf（QII的工程文件）如图5.12图5.12对自动生成的工程进行编译，编译成功之后可得其RTL仿真图形如图5.13、5.14图5.13图5.14

仿真调试和结果分析6.1仿真调试硬件仿真调试：图6.1MATLAB仿真调试：图6.2DSPBuilder生成的VHDL文件的仿真调试：图6.3图6.46.2仿真结果分析硬件仿真结果分析：INREST为低电平有