巴克码发生器-EDA

..精品精品.精品课程设计任务书学生姓名:王伟专业班级:电子科学与技术1001班指导教师:葛华_工作单位:信息工程学院题目:巴克码发生器初始条件：quartusII软件,EP1C3T144C8芯片要求完成的主要任务：深入研究EDA技术和VHDL硬件描述语言的理论知识，并设计一序列信号发生器程序，利用quartusII强大的图形处理，语言编译功能及仿真功能，实现序列信号发生器的实现。1.用VHDL语言设计一个有限状态机，用以实现序列信号发生器。2.用quartusII软件实现VHDL程序的仿真。3.用EP1C3T144C8芯片实现序列信号发生器设计的硬件测试。4.撰写《EDA应用实践》课程设计说明书。时间安排：1、2012年12月17日，课设任务布置。2、2012年12月18日至2012年12月21日，设计，软件编程，仿真和调试3、2012年12月22日，机房检查仿真结果，验证设计的可行性和正确性4、2012年12月23日5、2012年12月24日至2012年12月26日，设计的硬件调试。6、2012年12月27日至2012年12月28日，实验室检查设计成果，现场演示硬件实物，提交设计说明书及答辩。..精品精品.精品指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 IAbstract II1绪论 12设计思路 22.1状态机简介 22.2Moore型状态机 22.3Mealy型状态机 22.4设计方案 23各个设计模块 43.1分频模块 43.2状态机实现序列发生器 53.2.1序列发生器的实现 63.2.2序列发生器的波形仿真 83.3总体的电路 103.4引脚锁定及硬件实现结果 104心得体会 12参考文献： 13附录 14..精品精品.精品摘要EDA技术是近几年迅速发展起来的计算机软件、硬件和微电子交叉的现代电子设计学科，EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。本设计借助可编程逻辑器件，运用VHDL语言编程，利用数控分频器，数码管制成了序列发生器。关键词：EDA；可编程逻辑器件；VHDL；数控分频器；..精品精品.精品AbstractEDAtechnologyisdevelopingrapidlyinrecentyears,computersoftware,hardwareandelectronicdesignofmodernmicroelectroniccross-disciplinary,EDAtechnologyisthecomputerasatooldesignerinEDAsoftwareplatform,completewithhardwaredescriptionlanguageHDLdesignfiles,andthenDoneautomaticallybyacomputerlogiccompilation,reduction,segmentation,synthesis,optimization,placement,routingandsimulation,untiltheadapterchipforthespecifictargetcompilation,mappingandprogramminglogictodownloadandsoon.Withthisdesign,programmablelogicdevices,theuseofVHDLlanguageprogramming,theuseofnumericaldivider,digitalcontrolhasbecomesequencer.Keywords:EDA;programmablelogicdevice;VHDL;NCdivider;..精品精品.精品1绪论人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA技术。EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计,电子电路设计以及PCB设计。没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的，反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。VHDL是常用的HDL，它的英文全名是VHSIC“VeryHighSpeedIntegratedCircuitHandwareDescriptionLanguage（高速集成电路硬件描述语言）”,VHDL语言具有很强的电路描述和建模能力，能简化硬件设计任务，提高设计的效率和可靠性[2]。QuartusII是Altera提供的FPGA“FieldProgrammableGateArray（现场可编程门阵列）”和CPLD“ComplexprogrammableLogicDevice(复杂可编程逻辑器件)”的开发集成环境,Altera是世界最大可编程逻辑器件供应商之一[3]。Altera的QuartusII提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为AlteraDSP开发包进行系统模型设计提供了集成综合环境[4]。..精品精品.精品2设计思路本课程设计的要求是：设计一个巴克码发生器，用以产生输出序列“01110010”。并且使用VHDL语言编程，在试验箱上实现。巴克码发生器最常见的是用状态机程序编写的，由状态机程序进而写出序列发生器。最终在硬件上实现。2.1状态机简介状态机就是一组触发器的输出状态随着时钟和输入信号按照一定的规律变化的一种机制或过程，任何时序电路都可以表示为有限状态机，有限状态机是实现高可靠逻辑控制的重要途径，是大型数字系统设计中的重要组成部分，尤其是进行复杂的时序逻辑电路的实现。2.2Moore型状态机从输出时序上看，Moore型状态机属于同步输出状态机，它的输出仅为当前状态的函数，这类状态机的输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出变化。2.3Mealy型状态机与Moore型状态机不同，Mealy型状态机输出状态不仅与当前状态有关，而且与输入信号有关，因此输入信号可以直接影响输出信号，不依赖与时钟的同步，属于异步时序的概念。2.4设计方案由题目的要求设计巴克码发生器：通过编程产生高低电平，即我们所需的信号序列。对产生的序列我选择用实验箱上的发光二级管来显示，但是如果用实验箱上所有八个发光二极管来显示8位的高低信号在编程时比较复杂，且观察时不易分辨各个信号。于是..精品精品.精品便考虑用一个灯循环显示整个序列，由于连续出现多个高平信号1时，视觉不好区分，所以我又选择了秒脉冲信号来启动一个发光二极管用来对产生的序列信号进行对比。由于实验箱上提供的信号频率是20MHZ。为了完成实验要求必须对信号分频使得显示正常。也就是说在设计中要有分频模块，用以产生秒脉冲。最后把各个模块连接起来可以用元件例化的方法，也可以用原理图连接生成总的顶层文件，从而达到设计的目的，实现序列发生器的设计。表一：序列发生器控制表状态S0S1S2S3qout0111状态S4S5S6S7qout0010复位信号clr.当clr=0时，使输出始终为s0=0,也就是输出显示的灯一定是常暗。当clr=1时，不影响程序运行，正常输出序列。灯有亮暗之分。从灯的输出情况可以看出序列的正确性。S0S1S2S0S1S20 1 1 11S40S40010S7S6S510S7S6S5 图5-1状态图图5-1状态图..精品精品.精品3各个设计模块3.1分频模块由于实验箱的频率太大，为20MHz。为了使实验显示能正确显示，必须对其进行分频，得到秒脉冲。即将用于显示的频率分成1HZ.所以在序列发生器中的频率我用1HZ的频率。在设计分频模块时，先通过编写程序并调试正确，然后根据4.1中的步骤进行模块的生成和进行波形的仿真。其图如4.5，4.6。在图4.6中由于输入的信号20MHZ而输出的信号是1HZ，数量级相差太大，仿真现象无法观察，现象不明显。在图中仿真波形实现不了，但在之后的实验中证实所分频率为1Hz。实现过程：由于实验板提供的是20Mhz，所以每10Mhz（cr=10000000）输出的电平高低变化一次，即输出cl取反，进而产生秒脉冲。通过：ifcr>=10000000thencr<=0;cl<=(notcl);elsecr<=cr+1;endif;语句可实现上述功能。图6-1元件编程结果..精品精品.精品图6-2分频器3.2状态机实现序列发生器关于状态机的一个极度确切的描述是它是一个有向图形，由一组节点和一组相应的转移函数组成。状态机通过响应一系列事件而“运行”。每个事件都在属于“当前”节点的转移函数的控制范围内，其中函数的范围是节点的一个子集。函数返回“下一个”（也许是同一个）节点。这些节点中至少有一个必须是终态。当到达终态，状态机停止。包含一组状态集（states）、一个起始状态（startstate）、一组输入符号集（alphabet）、一个映射输入符号和当前状态到下一状态的转换函数（transitionfunction）的计算模型。当输入符号串，模型随即进入起始状态。它要改变到新的状态，依赖于转换函数。在有限状态机中，会有有许多变量。在本例中会有8个变量...精品精品.精品状态机的每一个状态在实际电路中是一组触发器的当前二进制数位的组合来表示，但设计者在状态机的设计中，为了更利于阅读，编译和VHDL综合器的优化，往往将表征每一状态的二进制数组用文字符号来代表，即所谓状态符号化。3.2.1序列发生器的实现本例中要输出8个高低电平，所以用到8个变量，如下程序语句。首先通过：typestate_valueis(s0,s1,s2,s3,s4,s5,s6,s7);signalstste:state_value;来自定义状态机类型。本例中，信号stste的数据类型被定义为state_value，它的取值范围是可枚举的，即从s0一直到s7共八种，而这些状态代表8组的一位二进制，以此代表八个高低电平信号。语句ifclr='0'thenstste<=s0;number<='0';用来产生清零信号，功能是当清零信号一直输入为零时，则状态值一直为s0，中间信号number一直为‘0’，输出一直为低电平。通过case语句，由stste取值的不同，实现中间信号的变化，最终实现输出为一序列高低电平。caseststeiswhens0=>number<='1';stste<=s1;whens1=>..精品精品.精品number<='1';stste<=s2;whens2=>number<='1';stste<=s3;whens3=>number<='0';stste<=s4;whens4=>number<='0';stste<=s5;whens5=>number<='1';stste<=s6;whens6=>number<='0';stste<=s7;whens7=>number<='0';stste<=s0;whenothers=>stste<=s0;..精品精品.精品number<='1';endcase;图6-3状态机实现序列发生器..精品精品.精品图6-4序列发生器3.2.2序列发生器的波形仿真和上面一样利用Quartus中编写好程序和经过调试的程序，并在new下选择otherfiles创建vectorwaveformfile。然后对其进行时钟的设计如图6-5，在processing中选择simulatortool，进行仿真，如图6-7。点击Start就开始生成输出波形。而序列发生器的波形仿真则如图6-8,由波形图可以看到当clr信号为高电平时输出序列为01110010。当clr为高低电平时则输出S0状态低电平。..精品精品.精品图6-5时钟设置图6-6设置仿真引脚..精品精品.精品图6-7程序仿真过程图6-8序列器仿真波形由仿真波形可知，当清零信号clr为‘1’时，输出qout一直为低电平‘0’；当清零信号clr为‘0’，输出qout为01110010。满足实验所需要求。..精品精品.精品3.3总体的电路总体设计时将上面的各个模块连接起来，并将其设置为顶层文件。总体设计可以用元件例化得到，也可以利用原理图来实现。本课程设计中我用的是元件例化方法设计顶层文件，但为了显示清楚明了，我还是做了总的原理如图6-8。元件例化就意味着在当前结构体内定义了一个新的设计层次，这个层次的总称叫元件。元件例化是多层次的，可以调用其他元件，但元件可以以不同的形式出现。这个元器件可以是已设计好的一个VHDL设计实体，可以是来自FPGA元件库中的元件。元件例化语句由两部分组成，前一部分是对一个现成的设计实体定义为一个元件，第二部分是此元器件与当前设计实体中的连接说明。通过语句componentfqiiisport(clk:instd_logic;cc:outstd_logic);endcomponent;来实现调用之前定义的分频器。然后利用u1:fqiiportmap(clock,C);实现分频器与当前设计实体的连接。最终形成一个完整的序列发生器。图6-9序列发生器3.4引脚锁定及硬件实现结果引脚16为时钟源接分频器时钟输入；引脚49为清零引脚，接104为输出参考信号二极管端口；引脚105为输出序列端口。..精品精品.精品引脚绑定如图6-10示：图6-10引脚绑定最后再实验室经过硬件调试，可在实验板上显示输出的序列高低电平，并通过二极管来显示。..精品精品.精品4心得体会本次EDA课程设计我花了近两周时间制作。通过这次课程设计首先对EDA课程的到了复习和应用。并且将所学的知识得到应用。使得理论与实践相结合，是我对EDA掌握的更加熟练。拿到题目后我首先在网上收索了该题目的相关知识，并且对相关知识进行分析，发现网上的资料不是很全，于是又到图书馆里借了相关的资料。并且对其进行了选择和筛选。在宿舍里我利用QuartusII6.0进行程序的编辑，并且在电脑上进行调试和相关的波形仿真。然后到实验室里进行硬件调试，在进行试验调试之前需要对一些端口进行一些相关的设置和注意一些事项。在调试程序过程中做了适当的修改以使实验现象更加的明显。最初我没有接参考秒脉冲输出端口。之后为了观察现象明显，最后我接了一个秒脉冲输出端口接到二极管以便观察。其实这次课程设计，要求比较简单，程序也不复杂，所以在调试时还是比较的顺利的。。这次课程设计业使我明白了在EDA中我还有很多很多的不足，之前学过的好多知识好多都遗忘了，经过看书查资料才慢慢拾起有关知识。并且再一次的深深的体会到理论和实践之间还有很到的差别。在以后的学习中不但要经常复习巩固学过的知识，不可因学过这一知识就放一边不再理会，还应该多多的注意实践知识的训练和积累。在以后的学习生活中要不断的提高自己的动手能力，寻找机会多多锻炼一下。..精品精品.精品参考文献：[1]潘松，黄继业.《EDA技术与VHDL设计》.清华大学出版社高等教育出版社，2007.[2]章彬宏.《EDA应用及技术》.北京理工大学出版社，2007.[3]张亦华，延明.北京邮电大学出版社，2003.[4]夏路易.《基于EDA的电子技术课程设计》.电子工艺出版社，2009.[5]王金明.《数字系统设计VerilogHDL》.电子工艺出版社，2009...精品精品.精品附录1秒脉冲分频器libraryieee;useieee.std_logic_1164.all;entityfqiiisport(clk:instd_logic;cc:outstd_logic);end;architectureoneoffqiiissignalcr:integer:=0;signalcl:std_logic;beginprocess(clk)beginif(clk'eventandclk='1')thenifcr>=10000000thencr<=0;cl<=(notcl);elsecr<=cr+1;endif;endif;cc<=cl;..精品精品.精品endprocess;end;2状态机实现序列发生器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityxulieisport(clk,clr:instd_logic;qout:outstd_logic);end;architecturebhvofxulieissignalnumber:std_logic;typestate_valueis(s0,s1,s2,s3,s4,s5,s6,s7);signalstste:state_value;beginprocess(clk,clr)beginifclr='0'thenstste<=s0;..精品精品.精品number<='0';elsifrising_edge(clk)thencaseststeiswhens0=>number<='1';stste<=s1;whens1=>number<='1';stste<=s2;whens2=>number<='1';stste<=s3;whens3=>number<='0';stste<=s4;whens4=>number<='0';stste<=s5;whens5=>number<='1';stste<=s6;whens6=>..精品精品.精品number<='0';stste<=s7;whens7=>number<='0';stste<