Aptix-SystemExplorer设计档案规范说明

Aptix-SystemExplorer设计档案规范说明本文件旨在说明Aptix-SystemExplorer设计档案(designfiles)之基本信息，请向CIC申请该项服务者详细阅读。第一节「设计档案规范」叙述设计档案的结构以及其注意重点，请使用者务必遵循这些规范来撰写各位的设计档案；第二节「参考范例」提供一设计档案之实际范例，以供各位参考。一、设计档案规范(DesignFileGuideline)：使用CIC所提供之Aptix-SystemExplorerMP4CF服务时，使用者所上传之设计档案需遵守一定的格式。在目前CIC的规划下，当使用Aptix-SystemExplorer来进行In-Circuitemulationflow时，使用者可将设计之电路放在MP4CF的FPGA模块内，若电路设计过大，可由几颗FPGA一起来完成该电路并进行快速雏型硬件仿真(emulation)。雏型硬件仿真时，可经由Agilent16702B逻辑分析仪(请参考16702B使用手册)的PatternGen模块来送入测试讯号，并由逻辑分析仪模块来量取仿实体电路之反应讯号。当电路设计尚未成熟，仅有部分模块已完成电路实体设计，其余模块仍为行为描述、不可合成之阶段时，或是电路设计过大，MP4CF之FPGA模块无法完全容纳，而需要以模块为单位进行电路测试时，可以使用MVPflow(ModuleVerificationPlatform)之HW/SW协同验证功能来先行验证部分模块的功能。接下来，本文将以上两种状况整合，统一分成「软件模拟设计区块」及「硬件模拟设计区块」以方便说明。使用MVPflow来加速模拟时，使用者需自行将电路设计的HDL程序区分(partition)为软件模拟及硬件模拟两大设计区块。其中软件模拟设计区块的HDLcode在MP4CF平台中会在SunBlade1000(请参考Aptix-SystemExplorer硬件资料文件)主机上以处理器软件运算的方式来模拟这设计区块中的讯号；而硬件模拟设计区块则经过合成、程序化的动作，下载到FPGA内以硬件计算的方式进行模拟，以减轻主机计算的负载；这两者之间的讯号则经由MVP之硬件模块作为沟通界面，如下图一所示。图一、透由MVP作HW/SW协同加速模拟示意图由以上可知，emulationflow时，只有用到MP4CF的硬件模拟功能。因为与MVPflow在同一个平台架构上，所以也可套用MVP的资源，由SunBlade1000灌送测试讯号进行验证，并与emulationflow的结果互相比对参考，所以emulationflow所使用的档案结构是MVPflow档案结构的子集合。故以下仅针对MVPflow的档案结构进行说明。如前段所述，MVPflow设计档案结构如图二所示。图二中S1.v、S2.v…、Sn.v代表使用者对设计区分出的软件模拟部分的设计子区块，若是emulationflow则无这部分区块。图二中F1.v、F2.v…、Fn.v则代表使用者对设计区分出的硬件模拟部分的设计子区块，这些硬件设计子区块在Aptix-SystemExplorer硬件平台上对应到各个XilinxFPGA模块，而FPGA模块间的连线则是由FPIC来控制(请参考Aptix-SystemExplorer硬件资料文件)。使用者必须提供各硬件模拟子区块间的连线关系，以便规划FPIC的功能，完成整个硬件模拟区块，才以与MVP界面与软件模拟区块沟通。图二中的Exp_Top.v档即为F1.v到Fn.v所代表FPGA模块连线关系的HDL程序码。使用者在Aptix-SystemExplorer中也可使用硬件模块(如ARM922T模块及存储器模块)，这些硬件模块也是经由FPIC来进行连线，所以也是挂在Exp_Top.v之下(如图二所示)。Exp_Top.v所对应的Exp_Top模块即代表整个硬件模拟区块，其中并无逻辑关系，其作用是规定线路的连接方式。Exp_Top.v必须要满足RMM文件中5.6.8.的规定。进行模拟用的testbench档案则直接引用整个硬件模拟区块模块Exp_Top，并引用各软件模拟子模块(S1.v、S2.v…、Sn.v)，由SunBlade1000工作站进行计算，故testbench档案在Aptix-SystemExplorer设计档案结构中的角色如图二所示。由以上可知，使用者除了将电路设计切分成软件模拟区块及硬件模拟区块外，还会因为使用Aptix-SystemExplorer而需增加Exp_Top.v档，及修改testbench.v档的内容，使适合MVP的架构。以下提供Aptix-SystemExplorer使用者所需注意之事项：设计档案请以Verilog为主，filename最好与modulename一致。请确认Verilogcode可在Synplify_Pro环境合成无误。请提供Aptix-SystemExplorer的Top_LevelDesign档案Exp_Top.v，并确认Exp_Top.v有正确描述各个FPGA与HardwareComponent之间的连线情形。Exp_Top.v必须满足RMMDesignGuideline5.6.8.的规定。请提供一完整testbench.v，并确认可在Modelsim正确执行RTLSimulation无误。以上说明使用者可与第二节「参考范例」互相对照参考。日后CIC会逐年改善此系统，使Aptix-SystemExplorer之流程更具弹性。图二、Aptix-SystemExplorer设计档案结构二、参考范例(DesignFileExample)：因为emulationflow是MVPflow的一部份，所以此处直接以MVPflow为例，说明设计档案中Exp_Top.v与testbench.v的写法。如图三中所示，此设计范例中之电路设计被区分为一个软件模拟区块模块S1，两个FPGA硬件模拟区块子模块F1、F2，及一个IP硬件子模块HC。由前一节的说明可知，使用者需提供定义EP4CF上各FPGA的连结方式的Exp_Top.v档案，以及进行MVP时的testbench档(testbench.v)。各模块间的讯号如图三所示，则此范例的Exp_Top.v及testbench.v格式如表格一所示。图三、Aptix-SystemExplorer设计档案结构范例表格一、設計檔案範例module表格一、設計檔案範例moduleExt_TOP(CLK,RESET,A,B,C,D,LED);inputCLK,RESET;input[11:0]A,B;output[11:0]C,D,LED;F1U1(.CLK(CLK),.RESET(RESET),.A(A),.B(B),.C(C));F2U2(.CLK(CLK),.RESET(RESET),.D(D));HCU3(.CLK(CLK),.RESET(RESET),.LED(LED));endmodulemoduleF1(CLK,RESET,A,B,C);inputCLK,RESET;input[11:0]A,B;output[11:0]C;endmodulemoduleF2(CLK,RESET,D);inputCLK,RESET;output[11:0]D;endmodulemoduleHC(CLK,RESET,LED);inputCLK,RESET;output[11:0]LED;endmodulemoduleTestbench;regCLK,RESET;reg[11:0]A,B,C;//Instantiateyourdesignunit//thehardwaresectionExp_Toptop(.CLK(CLK),.RESET(RESET),.A(A),.B(B),.C(C));//Instantiateyourdesignunit//thesoftwaresectionS1Smodule(.CLK(CLK),.RESET(RESET,.E(E));//Ins