《电子技术及应用 第2版》 课件 张静之 第7、8章 组合逻辑电路、触发器和时序逻辑电路

主编：张静之电子技术及应用

第2版第七章组合逻辑电路主要内容

通过本章节的学习可以达到：1、掌握组合逻辑电路的分析和设计方法，初步具有数字逻辑电路的设计和应用能力；

2、能够理解加法器、编码器、译码器、数显电路、数据选择器和数据分配器等组合逻辑器件的工作原理，

3、能够运用上述组合逻辑器件完成简单组合逻辑电路的设计。电子技术及应用

第2版教学导航7.1组合逻辑电路的分析7.3加法器第七章组合逻辑电路7.2组合逻辑电路的设计应用实例7.4编码器7.5译码器7.6数据选择器7.7数据分配器电子技术及应用

第2版7.1组合逻辑电路的分析电子技术及应用

第2版7.1组合逻辑电路的分析

所谓组合逻辑电路是指，电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。如图7-1所示为组合逻辑电路系统图，该系统具有n个输入，m个输出。图7-1

组合逻辑电路系统图

通过分析可以了解确定的组合逻辑电路的逻辑功能。组合逻辑电路的分析过程一般包含以下几个步骤：1）根据逻辑图从输入到输出逐级写出逻辑表达式；2）根据写出的逻辑表达式进行化简，得到最简“与或”表达式；3）根据最简“与或”表达式，写出真值表；4）根据真值表和逻辑表达式对逻辑电路进行分析，最后确定其功能。7.1组合逻辑电路的分析7.1组合逻辑电路的分析电子技术及应用

第2版

例7-1试分析图5-31所示逻辑电路的逻辑功能。。图7-2例7-1逻辑电路解：根据逻辑图从输入到输出逐级写出逻辑表达式：根据写出的逻辑表达式进行化简，得到最简“与或”表达式：

根据最简“与或”表达式，写出真值表如表7-1所示。7.1组合逻辑电路的分析7.1组合逻辑电路的分析电子技术及应用

第2版例7-2分析图7-3所示电路的逻辑功能。图7-3例7-2的组合逻辑电路解：根据逻辑图从输入到输出逐级写出逻辑表达式：根据写出的逻辑表达式进行化简，得到最简“与或”表达式：

根据最简“与或”表达式，写出真值表如表7-2所示。7.1组合逻辑电路的分析7.1组合逻辑电路的分析电子技术及应用

第2版7.2组合逻辑电路的设计应用实例7.2组合逻辑电路的设计应用实例

组合逻辑电路的设计是将命题规定的逻辑功能抽象和化简，从而得到满足要求的逻辑电路的过程，一般的设计步骤是：1）根据逻辑功能列出为真值表。2）根据真值表写出逻辑函数表达式或卡诺图，并化简成最简的“与或”表达式。3）由化简后的逻辑表达式，画出逻辑电路图。电子技术及应用

第2版

例7-3某项目评审现场有四个评委A、B、C、D对项目Y进行评审投票，其中A是评审组长，他的裁定计2票，B、C、D三个评委每人只计1票，共计有5票。当某项目的赞成票数超过半数，即大于或等于3票时，项目Y评审通过，否则不通过。试用“与非”门设计满足要求的组合逻辑电路。

解：（1）逻辑关系分析。输入量为A、B、C、D投赞成票时计为“1”，投反对票时计为“0”；项目评审通过，输出量记为“1”，不通过，记为“0”。（2）根据逻辑功能，写出真值表如表7-3所示。（3）由真值表写出逻辑函数表达式（4）用卡诺图进行化简如图7-4所示。图7-4例7-3的卡诺图化简7.2组合逻辑电路的设计应用实例7.2组合逻辑电路的设计应用实例电子技术及应用

第2版

例7-3某项目评审现场有四个评委A、B、C、D对项目Y进行评审投票，其中A是评审组长，他的裁定计2票，B、C、D三个评委每人只计1票，共计有5票。当某项目的赞成票数超过半数，即大于或等于3票时，项目Y评审通过，否则不通过。试用“与非”门设计满足要求的组合逻辑电路。7.2组合逻辑电路的设计应用实例7.2组合逻辑电路的设计应用实例电子技术及应用

第2版

例7-4旅客列车优先通行次序分为高铁、动车和特快。某站在同一时刻只能有一趟列车从车站开出，即只能给出一个开车信号，设计一个逻辑控制电路图满足上述逻辑要求。（2）根据逻辑功能要求，列出真值表如表7-4所示。7.2组合逻辑电路的设计应用实例7.2组合逻辑电路的设计应用实例电子技术及应用

第2版

（3）由真值表写出逻辑表达式：（4）卡诺图化简7.2组合逻辑电路的设计应用实例7.2组合逻辑电路的设计应用实例电子技术及应用

第2版

（3）由真值表写出逻辑表达式：（4）卡诺图化简（5）根据卡诺图化简得到逻辑表达式画出逻辑电路图。7.2组合逻辑电路的设计应用实例7.2组合逻辑电路的设计应用实例电子技术及应用

第2版7.3.1

半加器7.3

加法器

加法器是用来实现二进制加法运算的电路，它是计算机中最基本运算单元。在运算电路中，最低位的两个数相加，不需要考虑进位的加法电路称为半加器。其余各位都有一个加数，一个被加数以及低位向本位的进位数，这种实现三个数相加的电路称为全加器。无论是半加器，还是全加器，运算结果都会产生两个输出，即：本位和输出S，向高位的进位输出C。电子技术及应用

第2版7.3.2

全加器7.3

加法器电子技术及应用

第2版

全加器是构成计算机运算器的基本单元，图5-39所示为74LS183集成芯片的引脚排列图，其内部集成了两个独立的全加器。图7-1074LS183的引脚排列图图7-11

例7-5的逻辑电路7.3.2

全加器7.3

加法器电子技术及应用

第2版图7-12

例7-5的连线图7.3.2

全加器7.3

加法器电子技术及应用

第2版7.4.1

二进制编码器7.4

编码器

用二进制数码来表示某一对象（如十进制数、字符等）的过程，称为编码。完成编码逻辑功能操作的电路称为编码器（Encoder）。1、二进制编码器由真值表可得输出的逻辑表达式：电子技术及应用

第2版

根据逻辑表达式，绘制由或门构成的三位二进制编码器逻辑电路图，如图7-13所示。由与非门构成三位二进制编码器逻辑电路图，如图7-14所示。图7-13由或门构成的三位二进制编码器逻辑电路图图7-14由与门构成的三位二进制编码器逻辑电路图7.4.1

二进制编码器7.4

编码器电子技术及应用

第2版7.4.2

8421编码的二-十进制编码器7.4

编码器电子技术及应用

第2版

根据表7-8可写出四位输出函数表达式，并转化为与非门实现：图7-15键控8421码编码器电路图7.4.2

8421编码的二-十进制编码器7.4

编码器电子技术及应用

第2版7.4.3

优先编码器图7-1674LS147型优先码编码器引脚排列图

优先编码器（PriorityEncoder）就是在输入端可以允许多个信号同时输出入，但输出信号只能对输入信号中优先等级最高的信号进行编码输出。表7-9所示为74LS147型优先编码器的真值表，74LS147是一种常用的10线—4线（8421反码）集成优先编码器。由表可见，输入的反变量对低电平有效，即有信号时，输入为“0”；输出的反变量组成反码，对应于0～9十个进制数码。74LS147型优先编码器有9个输入端，输入低电平有效；4个输出端，以8421反码输出。7.4

编码器电子技术及应用

第2版7.5.1

二进制译码器7.5译码器

把具有特定意义信息的二进制代码翻译出来的过程称为译码，实现译码逻辑功能操作的电路称为译码器。译码器是可以把一种代码转换为另一种代码的电路。电子技术及应用

第2版5.5典型的集成组合逻辑电路

根据3线-8线译码器真值表可得逻辑表达式为：采用与门组成的阵列3线-8线译码器逻辑图如图7-17所示。图7-17

采用与门组成的阵列3线-8线译码器逻辑图7.5.1

二进制译码器电子技术及应用

第2版7.5译码器7.5.1

二进制译码器电子技术及应用

第2版

图7-18a所示为74LS138型译码器的引脚排列图，图7-18b所示为74LS138型译码器的逻辑符号。（a）

（b）图7-1874LS138型译码器的引脚排列图和逻辑符号7.5译码器7.5.1

二进制译码器电子技术及应用

第2版

例7-6试分析有两片74LS138型译码器芯片级联成的4线-16线译码器的功能，如图7-19所示。图7-1974LS138的级联4线-16线译码器7.5译码器7.5.1

二进制译码器电子技术及应用

第2版7.5.2

十进制显示译码器图7-20七段数码管

在数值系统和装置中，常常需要将数字、文字等二进制码翻译显示出来。如十字路口的时间倒计时显示等，这种类型的译码器叫做显示译码器。

十进制数字通常用采用七段显示器来实现，其输出由七段笔画组成，如图7-20所示。任意一个十进制数字都可以通过七段显示器七段笔画的不同组合发光显示出来。常用的七段显示器有半导体发光二极管（简称LED）、液晶数码管和荧光数码管等。（a）（b）图7-21

七段显示发光二极管的两种接法

电路可以采用共阴极接法，也可以采用共阳极电路接法。共阴极是将每个发光二极管的阴极接在一起，然后接地或节低电平，输入端为高电平有效（即输入端为高电平的相应段发光），如图7-21a所示；共阳极是将每个发光二极管的阳极接在一起，然后接高电平，输入端低电平有效，如图7-21b所示。控制不同的段发光，就可显示0～9不同的数字。7.5译码器电子技术及应用

第2版

常用的七段显示译码器芯片有和两种，表7-12所示为74LS248型七段显示译码器的真值表，其输出接共阴极七段数码管7.5译码器7.5.2

十进制显示译码器电子技术及应用

第2版（a）（b）图7-2274LS248和74LS247的引脚排列图7.5译码器7.5.2

十进制显示译码器电子技术及应用

第2版7.5译码器7.5.2

十进制显示译码器电子技术及应用

第2版7.5译码器7.5.2

十进制显示译码器电子技术及应用

第2版7.6.1

四选一数据选择器7.6

数据选择器

数据选择器（DataSelector）或称多路调制器（Multiplexer）、多路开关。它在选择控制信号（或称地址码）作用下，能从多个输入信号中选择一个信号送至输出端输出。常用的数据选择器有4选1（74LS153芯片）、8选1（74LS151片）和16选1（74LS150芯片）等类别。图7-23是4选1数据选择器的示意图。图7-234选1数据选择器示意图电子技术及应用

第2版7.6

数据选择器7.6.1

四选一数据选择器电子技术及应用

第2版

如图7-24a所示为74LS153双四选一数据选择器的逻辑电路图。图7-24b所示为74LS153双四选一数据选择器的引脚排列图。（a）（b）图7-2474LS153的引脚排列图7.6

数据选择器7.6.1

四选一数据选择器电子技术及应用

第2版

则用4选1数据选择器的实现了函数Y的接线图如图7-25所示。图7-25例7-7功能实现接线图7.6

数据选择器7.6.1

四选一数据选择器电子技术及应用

第2版7.6.2

八选一数据选择器7.6

数据选择器电子技术及应用

第2版（a）（b）图7-2674LS151的引脚排列图和逻辑符号由真值表可得输出的逻辑表达式为：74LS151的引脚排列图如图7-26a，74LS151的逻辑符号如图7-26b所示。7.6.2

八选一数据选择器7.6

数据选择器电子技术及应用

第2版图7-27数据选择器的扩展使用7.6.2

八选一数据选择器7.7

数据选择器电子技术及应用

第2版图7-28例7-8逻辑逻辑功能实现接线图7.6.2

八选一数据选择器7.6

数据选择器电子技术及应用

第2版7.7数据分配器7.7

数据分配器图7-292/4线数据分配器的示意图

数据分配器或称为多路解调器（Demultiplexer）。它的功能是在数据传输过程中，根据选择控制信号（或称地址码），将一个输入端的信号送至多个输出端中的某一个。图7-29是2/4线数据分配器的示意图，可见它的功能和数据选择器相反。电子技术及应用

第2版

由真值表可得2/4线分配器输出端的逻辑表达式：

根据逻辑表达式绘制出2/4线数据分配器的逻辑电路图，如图7-30所示。图7-302/4线数据分配器的逻辑图7.7

数据分配器电子技术及应用

第2版7.7数据分配器主编：张静之电子技术及应用

第2版第八章触发器和时序逻辑电路主要内容

通过本章节的学习可以达到：

1、了解基本RS触发器、可控RS触发器的电路组成，理解并掌握触发器的逻辑功能；2、了解JK触发器的电路组成，理解触发器的逻辑功能；3、了解D触发器的电路组成，理解触发器的逻辑功能；4、理解T触发器和触发器的逻辑功能，能够完成不同触发器之间逻辑功能的转换；5、理解并掌握时序逻辑电路的分析和设计方法；6、理解寄存器和计数器的工作原理；7、理解并掌握555定时器的组成及应用。电子技术及应用

第2版教学导航8.1触发器8.2时序逻辑电路的分析8.3寄存器8.4

计数器8.5

555集成定时器第八章触发器和时序逻辑电路电子技术及应用

第2版8.1触发器（a）（b）图8-1模拟信号和数字信号1、

模拟信号与数字信号

数字系统不仅包括各种组合逻辑门电路，而且还包括了许多具有“记忆”功能的触发器。触发器是时序逻辑电路的一个重要构成部分，根据触发器的逻辑功能不同分为RS触发器、JK触发器、D触发器和T触发器等几种类型。基本RS触发器的结构形式简单，是其他触发器的基础。

（1）基本触发器的电路结构和逻辑符号8.1.1RS触发器电子技术及应用

第2版8.1触发器

（2）基本触发器的逻辑功能电子技术及应用

第2版8.1.1RS触发器8.1触发器

（2）基本触发器的逻辑功能根据状态表绘制卡诺图如图8-2所示。8.1.1RS触发器电子技术及应用

第2版8.1触发器

（2）基本触发器的逻辑功能图8-3基本RS触发器的波形图

由以上分析可得基本RS触发器的特点：（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态必须是互补关系，不确定状态是禁止出现的。8.1.1RS触发器电子技术及应用

第2版8.1触发器

常见的集成基本触发器有74LS279、CC4044等，如图8-4a所示为74LS279引脚布置图，图8-4b所示为CC4044引脚布置图。（a）(b)图8-4常见的集成基本触发器引脚图8.1.1RS触发器电子技术及应用

第2版8.1触发器

2、同步RS触发器（时钟脉冲控制的RS触发器）（a）(b)图8-5同步RS触发器电路结构8.1.1RS触发器电子技术及应用

第2版8.1触发器

2、同步RS触发器（时钟脉冲控制的RS触发器）（a）(b)图8-5同步RS触发器电路结构8.1.1RS触发器电子技术及应用

第2版8.1触发器

2、同步RS触发器（时钟脉冲控制的RS触发器）（a）(b)图8-5同步RS触发器电路结构8.1.1RS触发器电子技术及应用

第2版8.1触发器

2、同步RS触发器（时钟脉冲控制的RS触发器）（a）(b)图8-5同步RS触发器电路结构8.1.1RS触发器电子技术及应用

第2版8.1.1RS触发器8.1触发器

2、同步RS触发器（时钟脉冲控制的RS触发器）

由同步RS触发器的状态表可求得同步RS触发器的状态方程为：

图8-6所示为同步RS触发器在初态Q=0时的波形图。

若在CP=1期间，如R、S信号发生变化，则可能引起触发器翻转两次或两次以上，称为空翻。所以使用同步RS触发器一般要求在CP=1期间，R和S信号不能发生变化。同步RS触发器产生空翻现象的例子如图8-7所示。图8-6初态Q为0时的波形图图8-7同步RS触发器空翻现象电子技术及应用

第2版8.1触发器

1、边沿JK触发器的逻辑符号

在实际使用中为了克服同步触发器的空翻问题，会采用边沿触发器。边沿触发器的特点包括：1）边沿触发，即：只在CP边沿到来时，状态发生翻转；2）功能与同步触发器相同，使用方便灵活；3）抗干扰能力极强，工作速度很高。（a）（b）图8-8边沿JK触发器的逻辑符号8.1.2边沿JK触发器电子技术及应用

第2版8.1触发器

2、边沿JK触发器的逻辑功能

边沿JK触发器具有置位（置“1”）、复位（置“0”）、保持和计数的功能。表8-3所示为边沿JK触发器的逻辑状态表。8.1.2边沿JK触发器电子技术及应用

第2版8.1触发器8.1.2边沿JK触发器图8-9主从JK触发器的波形图

常见74LS112为CP下降沿触发集成边沿JK触发器，其引脚分布如图6-10a所示，CC4027为CP上升沿触发集成边沿JK触发器，其引脚分布如图6-10b所示。

（a）（b）图6-10集成边沿JK触发器的引脚图电子技术及应用

第2版8.1触发器8.1.3D触发器

（a）（b）图8-11维持阻塞边沿D触发器逻辑符号

D触发器大多为边沿结构类型的触发器，它的次态仅取决于CP脉冲的边沿（上升沿或下降沿）到达时刻输入信号的状态，而与此边沿时刻以前或以后的输入状态无关，因而可以提高它的可靠性和抗干扰能力。图8-11a所示为上升沿触发的维持阻塞边沿D触发器的逻辑符号，图8-11b所示为下降沿触发的维持阻塞边沿D触发器的逻辑符号。电子技术及应用

第2版8.1触发器8.1.3D触发器

（a）（b）图8-11维持阻塞边沿D触发器逻辑符号

如图8-11a所示，维持阻塞型D触发器具有在CP脉冲上升的特点，这种维持阻塞作用建立后，即使CP=1期间D信号改变也不会影响输出。其逻辑功能为：输出端Q的状态随着输入端D的状态而变化，即某个时钟脉冲来到之后Q的状态和该脉冲来到之前D的状态一样，其逻辑状态表如表8-4所示。电子技术及应用

第2版8.1触发器8.1.3D触发器

图8-12多输入结构的D触发器（a）（b）图8-13常用集成D触发器引脚排列图电子技术及应用

第2版8.1触发器8.1.4触发器逻辑功能的转换

每一种触发器有其自己的逻辑功能，有时候也可以根据需要将某种逻辑功能的触发器，经过改接和附加一些门电路后，转换成另一种类型的触发器。通常的转换方法是：利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑关系，转换步骤如下：1）写出已有触发器和待求触发器的特性方程。2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑关系。4）根据转换逻辑关系画出逻辑电路图。电子技术及应用

第2版8.1触发器8.1.4触发器逻辑功能的转换

1、将JK型触发器转换成T型触发器

在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即：当T＝0时能保持状态不变，T＝1时一定翻转的电路，都称为T触发器。T触发器的逻辑状态表如表8-5所示，如图8-14所示为下降沿有效的T触发器的逻辑符号。图8-14下降沿有效T触发器的逻辑符号

由T触发器的逻辑状态表可以推导出T触发器状态方程为：图8-15从JK型触发器转换到T型触发器电子技术及应用

第2版8.1触发器8.1.4触发器逻辑功能的转换电子技术及应用

第2版8.1触发器8.1.4触发器逻辑功能的转换电子技术及应用

第2版8.1触发器8.1.4触发器逻辑功能的转换电子技术及应用

第2版8.2时序逻辑电路的分析8.2

时序逻辑电路的分析

时序逻辑电路在任何一个时刻的输出状态不仅与这一时刻的输入状态有关，还与电路输出端原来的状态有关，其结构框图如图8-22所示。从图中可知，一个时序逻辑电路是由存储电路和组合逻辑电路构成的，触发器具有记忆功能，所以可以用来作为存储电路。图8-22时序逻辑电路的结构框图

按照时钟脉冲加入方式的不同，时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。同步逻辑时序电路就是所有触发器的时钟脉冲输入端（CP端）共用一个时钟脉冲源，电路中的所有触发器的状态变化与时钟脉冲信号同步。异步时序逻辑电路就是加入触发器钟脉冲输入端（CP端）信号不共用同一个脉冲信号，因而有的触发器动作与时钟脉冲不再同步。

一般来说，同步时序逻辑电路的速度高于异步时序逻辑电路，但电路的复杂程度也高于异步时序逻辑电路。电子技术及应用

第2版8.2时序逻辑电路的分析

时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。时序逻辑电路的分析就是对已知的时序逻辑电路进行逻辑功能分析。其步骤如下：（1）确定已知电路的工作方式，也就是通过对各触发器CP脉冲信号判断电路是同步时序逻辑电路，还是异步时序逻辑电路，写出CP的逻辑表达式。（2）如果电路有外部输出时，写出时序电路的输出方程。（3）写出各个触发器的的驱动方程。根据时序逻辑电路的组成情况，写出每个触发器控制输入端的逻辑表达式。（4）确定触发器的状态方程。也称为次态方程，就是根据驱动方程，推导出各触发器次态和现有状态之间的路基关系。（5）列状态表。根据触发器脉冲信号的次序，确定各触发器输入端的状态和输出的现态，逐次推断触发器的次态。（6）画出状态循环图或者时序波形图。（7）用文字描述时序逻辑电路的逻辑功能。8.2

时序逻辑电路的分析电子技术及应用

第2版8.2时序逻辑电路的分析图8-23例8-1时序逻辑电路图8.2

时序逻辑电路的分析电子技术及应用

第2版6.2时序逻辑电路的分析8.2

时序逻辑电路的分析电子技术及应用

第2版6.2时序逻辑电路的分析8.2

时序逻辑电路的分析电子技术及应用

第2版8.2时序逻辑电路的分析8.2

时序逻辑电路的分析电子技术及应用

第2版8.2时序逻辑电路的分析【例8-2】分析图8-26所示电路的逻辑功能，设初始状态为“000”。图8-26例8-2逻辑电路图8.2

时序逻辑电路的分析电子技术及应用

第2版8.2时序逻辑电路的分析8.2

时序逻辑电路的分析电子技术及应用

第2版8.2时序逻辑电路的分析8.2

时序逻辑电路的分析电子技术及应用

第2版8.2时序逻辑电路的分析8.2

时序逻辑电路的分析电子技术及应用

第2版8.2时序逻辑电路的分析8.2

时序逻辑电路的分析电子技术及应用

第2版8.3寄存器8.3.1数据寄存器

在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为数据寄存器和移位寄存器两大类。

在数字系统中，用来暂时存放数码的寄存器称为数据寄存器，在数据寄存器中，数据送入和输出都只能是并行状态，按其接受数据的方式又分为双拍式和单拍式两种。单拍工作方式数据寄存器电路如图8-29所示。在此类工作方式中，无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3立即被送入进寄存器中。图8-29单拍工作方式数码寄存器电子技术及应用

第2版8.3寄存器8.3.1数据寄存器

双拍工作方式数据寄存器电路如图8-30所示。在此类工作方式中，接收存放输入数据需要两步完成：第一步清零，第二部接收数据。如果在接受寄存数据前，数据寄存器没有清零，接受存放数据会出现错误。图8-30双拍工作方式数码寄存器电子技术及应用

第2版8.3寄存器8.3.1数据寄存器

（1）清零。按照清零信号与CP脉冲信号的关系可分为同步清零和异步清零。同步清零是指触发器得到清零信号后不能立即清零，而是要等到CP脉冲信号到达后才能将触发器清零。异步清零是指触发器得到清零信号立即清零，清零功能与CP脉冲信号无关。图8-30双拍工作方式数码寄存器电子技术及应用

第2版8.3寄存器8.3.2移位寄存器图8-314位右移位寄存器

移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。1、单向移位寄存器电子技术及应用

第2版8.3寄存器8.3.2移位寄存器

4位右移位寄存器状态表如表8-9所示。电子技术及应用

第2版6.3寄存器8.3.2移位寄存器图8-324位左移位寄存器4位左移位寄存器状态表如表8-10所示。电子技术及应用

第2版8.3寄存器8.3.2移位寄存器电子技术及应用

第2版8.3寄存器8.3.2移位寄存器2.双向移位寄存器图8-33双向移位寄存器双向移位寄存器状态方程为：电子技术及应用

第2版8.3寄存器8.3.2移位寄存器双向移位寄存器状态方程为：

当M=0时右移，此时对应的状态方程为：

当M=1时右移，此时对应的状态方程为：电子技术及应用

第2版8.3寄存器8.3.2移位寄存器

3.集成双向移位寄存器集成双向移位寄存器74LS194，其引脚布置图如图6-34a所示，其逻辑功能示意图如图8-34b所示。

（a）（b）图6-3474LS194集成双向移位寄存器电子技术及应用

第2版8.4计数器

在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器有很多种分类方法，常用的分类方法如表8-12所示。8.4.1二进制计数器1、异步二进制计数器图8-353位异步二进制加法计数器电子技术及应用

第2版8.4计数器8.4.1二进制计数器图8-353位异步二进制加法计数器电子技术及应用

第2版8.4计数器8.4.1二进制计数器图8-353位异步二进制加法计数器图8-363位异步二进制加法计数器输出波形图电子技术及应用

第2版8.4计数器8.4.1二进制计数器图8-363位异步二进制加法计数器输出波形图

从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时计满归零，所以该电路也称为异步八进制计数器。电子技术及应用

第2版8.4计数器8.4.1二进制计数器图8-373位异步二进制减法计数器电子技术及应用

第2版8.4计数器8.4.1二进制计数器2、同步二进制计数器

如图8-38所示为3位同步二进制加法计数器，其特点是计数器中的所有触发器的时钟脉冲输入端接入同一个时钟脉冲，当计数CP脉冲到来时，各触发器同时被触发，计数器的工作速度较快，工作频率也较高，同步计数器也称为并行计数器。

由图8-38可知，3位同步二进制加法计数器的驱动方程为：图8-383位同步二进制加法计数器电子技术及应用

第2版8.4计数器8.4.1二进制计数器3、集成二进制计数器

74LS161型4位同步二进制计数器的引脚排列图如图8-39a所示,74LS161型4位同步二进制计数器的逻辑符号如图8-39b所示。各引脚的功能如表8-14所示。表8-15是74LS161型4位同步二进制计数器的功能表。（a）（b）图8-3974LS161型4位同步二进制计数器的引脚排列图和逻辑符号电子技术及应用

第2版8.4计数器8.4.1二进制计数器电子技术及应用

第2版8.4计数器8.4.1二进制计数器电子技术及应用

第2版8.4计数器8.4.1二进制计数器图8-4074LS161可以直接用来作为十六进制计数器电子技术及应用

第2版8.4计数器8.4.1二进制计数器电子技术及应用

第2版8.4计数器8.4.2十进制计数器1、异步十进制加法计数器十进制数包含了0～9十个数，因此十进制计数必须有十个状态与之对应。十进制的编码方式较多，8421BCD码是一种常用的的编码方式，就是用四位二进制数来表示一位十进制数，能够实现8421BCD码计数的计数器称为“二-十进制计数器”。表8-16所示为8421BCD编码表。电子技术及应用

第2版8.4计数器8.4.2十进制计数器图8-42异步十进制加法计数器

图可知异步十进制加法计数器的驱动方程为：电子技术及应用

第2版8.4计数器8.4.2十进制计数器

工作过程：电子技术及应用

第2版8.4计数器8.4.2十进制计数器

工作过程：电子技术及应用

第2版8.4计数器8.4.2十进制计数器

异步十进制加法计数器输出波形图如图8-43所示。图8-43异步十进制加法计数器输出波形图电子技术及应用

第2版8.4计数器8.4.2十进制计数器（a）（b）图8-4474LS290引脚排列图和逻辑符号电子技术及应用

第2版8.4计数器8.4.2十进制计数器电子技术及应用

第2版8.4计数器8.4.2十进制计数器（a）（b）（c）图8-4574LS290的二－五－十进制的电路连接电子技术及应用

第2版8.4计数器8.4.2十进制计数器图8-46同步十进制加法计数器2、同步十进制加法计数器

由图8-46可知，同步十进制加法计数器的驱动方程为：电子技术及应用

第2版8.4计数器8.4.2十进制计数器

同步十进制加法计数器的输出波形如图8-47所示。图8-47同步十进制加法计数器的工作波形电子技术及应用

第2版8.4计数器8.4.3任意进制计数器的设计与实现

1、归零法（利用清零端构造N进制计数器）归零法构造N进制计数器就是利用集成计数器的清零端在需要的时候将计数器清零，从而实现N进制计数器功能，

利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器。任意进制计数器可以用现有的计数器改接而成，以74LS290和74LS161两种集成计数器为例来讨论改接方法。

例8-3采用归零法，试分别用74LS290和74LS161集成计数器的构成一个八进制计数器。

解：（1）用74LS290实现八进制计数器（归零法）1）六进制计数器循环状态：输出从“0000”状态开始，经过八个脉冲循环计数器又回到初态“0000”，如图8-48所示。图8-48用清零端构造八进制计数器的循环状态电子技术及应用

第2版8.4计数器8.4.3任意进制计数器的设计与实现电子技术及应用

第2版8.4计数器8.4.3任意进制计数器的设计与实现电子技术及应用

第2版8.4计数器8.4.3任意进制计数器的设计与实现例8-4试采用归零法，用74LS290计数器芯片构成三十二进制电路。

解：（1）确定芯片个数：74LS290芯片是一个集成异步二-五-十进制计数器，先要构成三十二进制，需要用两片级联才能实。其中，74LS290（1）为“个位”计数器，74LS290（2）为“十位”计数器。图8-51由74LS290集成计数器构成三十二进制计数电路（归零法）电子技术及应用

第2版8.4计数器8.4.3任意进制计数器的设计与实现2、置位法（利用置位端构造N进制计数器）

利用集成计数器芯片的置位功能在需要的时候将计数器强制置位，从而可以实现进制的计数循环。电子技术及应用

第2版8.4计数器8.4.3任意进制计数器的设计与实现（3）由74LS290集成计数器构成六进制计数电路（置位法）如图8-53所示。图8-53由74LS290集成计数器构成六进制计数电路（置位法）电子技术及应用

第2版8.4计数器8.4.3任意进制计数器的设计与实现例8-6试用74LS161的置位端口，构成一个六进制计数器。电子技术及应用

第2版8.4计数器8.4.3任意进制计数器的设计与实现（3）由74LS161集成计数器构成六进制计数电路（置位法）如图8-55所示。图8-55由74LS161集成计数器构成六进制计数电路（置位法）电子技术及应用

第2版8.5555集成定时器