DSP芯片的命名方法

第1章

F240x概述TIDSP芯片的命名方法TMS320LF240x合格器件：TMS系列号：320工艺：LF——FlashEPROM〔3.3V〕； F——FlashEPROM C——COMS器件类型：240x1.1TMS320系列DSP概况

TMS320系列DSP的体系结构专为实时信号处理而设计，它将实时处理能力和控制器外设功能集于一身，是控制系统进行数字信号处理的理想控制器。

TMS320系列DSP的特性·灵活的指令集；·灵活的内部操作；·高速的运算能力；·改进的并行结构；·低本钱。同一产品系列的DSP器件TMS320LF240x系列DSP控制器的封装：144-PinLQFPPGE(LF2407A)100-PinLQFPPZ(2406A,LC2404A)64-PinTQFPPAG(LF2403A)64-PinQFPPG(2402A)。

具有相同的CPU结构，不同的片内存储器和外设的配置。TMS320LF240x系列DSP控制器的环境温度为：A级：-40°C～85°CS级：-40°C～125°C。宽温度范围，使控制器能在环境条件比较恶劣的情况下正常运行。1.2TMS320LF240x芯片概述

1.采用高性能静态CMOS技术使供电电压降为3.3V，减小了DSP控制器的功耗。2.30MIPS的执行速度使指令周期缩短为33ns〔30MHz〕，从而提高了控制器的实时处理能力。3.控制器的电源管理包括3种低功耗模式能独立将外设器件转为低功耗模式的功能4.DSP控制器可实现5个外部中断〔功率驱动保护、复位和2个可屏蔽中断〕。5.集成了基于系统扫描的JTAG〔JointTestActionGroup〕标准测试接口〔IEEE1149标准接口〕：便于对DSP作片上的在线仿真和多DSP条件下的调试。6.TMS320LF2407A是基于C2xx的CPU内核，保证TMS320LF240x系列DSP代码、指令集与TMS320系列DSP兼容。

7.片内有2.5k的字的数据/程序RAM，其中544字的双口RAM〔DARAM〕和2k字的单口RAM〔SARAM〕，以及高达32k字的FLASHEEPROM程序存储器〔分为4个扇区具有可编程代码保密特性〕。还可扩展外部存储器〔LF2407〕192k字〔64k字程序存储器、64k字数据存储器、64k字I/O寻址空间〕。TMS320LF240x内集成的外围设备1.两个事件管理模块EVA、EVB；每个事件管理模块包括：1〕两个16位通用定时器〔GP〕2〕8个16位宽的脉宽调制PWM通道3〕3个捕获单元和正交编码脉冲电路(QEP)。应用事件管理器的定时器和PWM能够实现三相逆变器控制产生PWM对称和非对称波形事件管理器适用于控制交流感应电机、无刷直流电机、开关磁阻电机、步进电机、多级电机和逆变器。当外部引脚出现低电平时可快速关闭PWM通道、具有可编程的PWM死区控制以防止上下桥臂同时输出触发脉冲。2.16通道的A/D转换器；3.控制器局域网络〔CAN〕模块；4.串行通讯接口模块〔SCI〕；5.16位串行外设通讯模块〔SPI〕；6.基于锁相环的时钟发生器；7.40个单独编程或复用的通用I/O引脚；8.外部存储器接口和看门狗定时器模块。DSP将存储器和外设集成到控制器内部，可减少系统本钱，节约电路板的空间。1.3F240xDSP控制器的功能结构图CPU内核采用先进的哈佛结构〔Havardstructure〕使其具有最大的处理能力。在这种结构中使用程序总线，数据总线两条独立的存储器总线：

多总线结构允许CPU同时读取数据和指令DSP的指令支持数据在程序存储器和数据存储器之间传送。与哈佛结构相配合的4级流水线指令操作系统，可以在单个指令周期中执行多条指令，增加了DSP的处理能力。功能结构框图1功能结构框图

2功能结构图TMS320LF2407的PGE封装1.4F2407系列DSP引脚功能介绍事件管理器A（EVA）引脚名称引脚功能描述CAP1/QEP1/I/OPA383捕捉输入#1/正交编码脉冲输入#1（EVA）或通用I/O（↑）CAP2/QEP2/I/OPA479捕捉输入#2/正交编码脉冲输入#2（EVA）或通用I/O（↑）CAP3/I/OPA575捕捉输入#3（EVA）或通用I/O（↑）注：粗、斜体引脚名称呼明复位后的引脚功能。↑=为内部上拉，↓=为内部下拉。〔典型的上拉/下拉有效值为±16uA。〕事件管理器A（EVA）引脚名称引脚功能描述PWM1/I/OPA656比较/PWM输出引脚#1（EVA）或通用I/O（↑）PWM2/I/OPA754比较/PWM输出引脚#2（EVA）或通用I/O（↑）PWM3/I/OPB052比较/PWM输出引脚#3（EVA）或通用I/O（↑）PWM4/I/OPB147比较/PWM输出引脚#4（EVA）或通用I/O（↑）PWM5/I/OPB244比较/PWM输出引脚#5（EVA）或通用I/O（↑）PWM6/I/OPB340比较/PWM输出引脚#6（EVA）或通用I/O（↑）事件管理器A（EVA）引脚名称引脚功能描述TDIRA/I/OPB614通用定时器计数方向选择（EVA）或通用I/O。如果TDIRA=1，选择加计数，否则选择减计数（↑）TCLKINA/I/OPB737通用定时器（EVA）的外部时钟输入或通用I/O。注意该定时器也可用内部时钟（↑）事件管理器B（EVB）引脚名称引脚功能描述PWM7/I/OPE165比较/PWM输出引脚#7（EVB）或通用I/O（↑）PWM8/I/OPE262比较/PWM输出引脚#8（EVB）或通用I/O（↑）PWM9/I/OPE359比较/PWM输出引脚#9（EVB）或通用I/O（↑）PWM10/I/OPE455比较/PWM输出引脚#10（EVB）或通用I/O（↑）PWM11/I/OPE546比较/PWM输出引脚#11（EVB）或通用I/O（↑）PWM12/I/OPE638比较/PWM输出引脚#12（EVB）或通用I/O（↑）事件管理器B（EVB）名称引脚功能描述CAP4/QEP3/I/OPE788捕捉输入#4/正交编码脉冲输入#3（EVB）或通用I/O（↑）CAP5/QEP4/I/OPF081捕捉输入#5/正交编码脉冲输入#4（EVB）或通用I/O（↑）CAP6/I/OPF169捕捉输入#6（EVB）或通用I/O（↑）T3PWM/T3CMP/I/OPF28TMR3比较输出（EVB）或通用I/O（↑）T4PWM/T4CMP/I/OPF36TMR4比较输出（EVB）或通用I/O（↑）TDIRB/I/OPF42通用定时器计数方向选择（EVB）或通用I/O。如果TDIRB=1，选择加计数，否则选择减计数（↑）TCLKINB/I/OPF5126通用定时器（EVB）的外部时钟输入或通用I/O。注意该定时器也可用内部时钟（↑）模数转换器ADC名称引脚功能描述ADCIN00112ADC的模拟输入#0ADCIN01110ADC的模拟输入#1ADCIN02107ADC的模拟输入#2ADCIN03105ADC的模拟输入#3ADCIN04103ADC的模拟输入#4ADCIN05102ADC的模拟输入#5ADCIN06100ADC的模拟输入#6ADCIN0799ADC的模拟输入#7ADCIN08113ADC的模拟输入#8ADCIN09111ADC的模拟输入#9ADCIN10109ADC的模拟输入#10ADCIN11108ADC的模拟输入#11ADCIN12106ADC的模拟输入#12ADCIN13104ADC的模拟输入#13ADCIN14101ADC的模拟输入#14ADCIN1598ADC的模拟输入#15模数转换器ADC名称引脚功能描述VREFHI115ADC模拟输入高电平参考电压输入端VREFLO114ADC模拟输入低电平参考电压输入端VCCA116ADC模拟供电电压（3.3V）&VSSA117ADC模拟地注：VCCA与数字供电电压分开供电〔VSSA与数字地分开〕，以提高ADC抗干扰能力和精确度。CANSCISPI名称引脚功能描述CANRX/I/OPC7CANRX70CAN接收数据引脚或通用I/O（↑）I/OPC770CANTX/I/OPC6CANTX72CAN发送数据引脚或通用I/O（↑）I/OPC672SCITXD/I/OPA025SCI异步串行通信接口发送数据引脚或通用I/O（↑）SCIRXD/I/OPA126SCI异步串行通信接口接收数据引脚或通用I/O（↑）SPICLK/I/OPC4SPICLK35SPI时钟引脚或通用I/O（↑）I/OPC435SPISIMO/I/OPC2SPISIMO30SPI从动输入、主控输出引脚或通用I/O（↑）I/OPC230SPISOMI/I/OPC3SPISOMI32SPI从动输出、主控输入引脚或通用I/O（↑）I/OPC332/I/OPC5SPISTE33SPI从动发送使能（可选）引脚或通用I/O（↑）I/OPC533外部中断，时钟名称引脚功能描述133控制器复位引脚。使F240X控制器终止执行并使PC=0。当拉为高电平时，从程序存储器的0位置开始执行。影响相关的寄存器和状态位。当WDT定时时间溢出时，在引脚产生一个系统复位脉冲。（↑）7功率驱动保护中断输入引脚。当电机驱动/电源逆变器不正常时，比如出现过电压、过电流等，该中断有效，将PWM输出引脚（EVA）置为高阻态。是一个下降沿有效的中断。（↑）XINT1/I/OPA223外部用户中断1或通用I/O。XINT1、2都是边沿信号有效，边沿极性可编程。（↑）XINT2/ADCSOC/I/OPD021外部用户中断2可作AD转换开始输入引脚或通用I/O。XINT1、2都是边沿有效，边沿极性可编程。（↑）CLKOUT/I/OPE0

73时钟输出或通用I/O。输出时钟为CPU时钟或监视定时器时钟，这由系统控制状态寄存器中的CLKSRC（bit14）决定。当不用于时钟输出时，就可用作通用I/O。（↑）通过检查该引脚，可以判断DSP是否开始正常工作137功率驱动保护中断输入引脚。当电机驱动/电源逆变器不正常时，比如出现过电压、过电流等，该中断有效，将PWM输出引脚（EVB）置为高阻态。是一个下降沿有效的中断。（↑）振荡器、PLL、FLASH、引导程序及其他名称引脚功能描述XTAL1/CLKIN123PLL振荡器输入引脚。晶振或时钟源输入到PLL，该引脚接到参考晶振的一端。如果采用有源晶振，只接一个脚就够了。XTAL2124晶振、PLL振荡器输出引脚。该引脚接到参考晶振的一端，当EMU1/OFF引脚为低电平时，该引脚呈高阻态。PLLVCCA12PLL电压（3.3V）/XF121引导ROM使能，通用I/O，XF引脚。该引脚在复位期间被输入采样以更新SCSR1.3（位），然后驱动XF作为输出信号。复位之后，XF被置为高电平。只能接无源回路驱动。（↑）I/OPF6131通用I/O引脚。（↑）PLLF11锁相环外接滤波器输入1该模块使用外部滤波器回路来抑制信号抖动和电磁干扰，电容必须用无极性电容PLLF210锁相环外接滤波器输入2振荡器、PLL、FLASH、引导程序及其他名称引脚功能描述VCCP（5V）58FLASH编程电压输入引脚。在硬件仿真时该引脚电平必须为5V，在程序下载时该引脚电平可为5V或0V，在程序下载进DSP之后运行时该引脚必须接地。在该引脚上不要使用任何限流电阻。说反了错误的TP1（Flash）60FLASH阵列测试引脚，悬空。TP2（Flash）63FLASH阵列测试引脚，悬空。/I/OPC1119分支控制输入引脚。由BCNDpma，指令查询该引脚电平为低，则执行分支程序。如果不用该引脚，则必须将其拉为高电平。所有控制器复位时将该位配置为分支控制输入，当不用此功能时，该引脚就可作通用I/O。（↑）仿真和测试名称引脚功能描述EMU090带内部上拉仿真器I/O引脚#0。当TRST引脚拉高时，该引脚用作来自或到仿真器系统的中断，通过JTAG扫描可定义为I/O引脚。（↑）EMU1/91仿真器引脚#1。该引脚可禁止所有输出。当TRST引脚拉高时，该引脚用作来自或到仿真器系统的中断，通过JTAG扫描可定义为I/O引脚；当TRST拉低时，该引脚设定为引脚。当低电平有效时，所有输出引脚驱动为高阻态。注意，只用于测试和仿真（而不用于多处理器应用），因此，对于状态，有以下情况：=0，EMU0=0，EMU1/=0。（↑）TCK135带内部上拉JTAG测试时钟。（↑）TDI139带内部上拉JTAG测试数据输入。在TCK的上升沿从TDI输入的数据被锁存到选定的寄存器（指令或数据）。（↑）仿真和测试名称引脚功能描述TDO142JTAG扫描输出，测试数据输出。在TCK的下降沿，选定寄存器中的内容（指令或数据）被移出到TDO引脚。（↑）TMS144带内部上拉的JTAG测试方式选择。该串行控制输入在TCK的上升沿锁存到TAP控制器中。TMS236带内部上拉的JTAG测试方式选择2。该串行控制输入在TCK的上升沿锁存到TAP控制器中。仅用于测试和仿真。在用户应用中，该引脚可不接。（↑）1带内部下拉的JTAG测试复位。当拉高时，扫描系统控制控制器的运行。若该信号引脚未接或为低电平，控制器运行在功能方式，并且测试复位信号无效。（↓）地址，数据和存储器控制信号名称引脚功能描述87数据空间选通引脚。、和总保持为高电平，除非要用低电平请求访问相关的外部存储器或I/O空间。在复位、掉电和EMU1低电平有效期间，这些引脚为高阻态。82I/O空间选通引脚。、和总保持为高电平，除非要用低电平请求访问相关的外部存储器或I/O空间。在复位、掉电和EMU1低电平有效期间，这些引脚为高阻态。84程序空间选通引脚。、和总保持为高电平，除非要用低电平请求访问相关的外部存储器或I/O空间。在复位、掉电和EMU1低电平有效期间，这些引脚为高阻态。R/92读/写选定信号。它指明了与外部装置通信期间信号的传送方向，通常情况下为读方式（高电平），除非低电平请求执行写操作；当EMU1/低电平有效和掉电期间该引脚被置为高阻态。地址，数据和存储器控制信号名称引脚功能描述W//I/OPC0W/19写/读选定或通用I/O引脚。是一个对“0等待状态”存储器接口很有用的反向传输读/写信号。通常情况下为低电平，除非在执行存储器写操作。（↑）I/OPC01993读使能引脚。读使能表示一个有效的外部读周期，它对所有外部程序、数据和I/O读有效。当EMU1/低电平有效时，该引脚被置为高阻态。89写使能引脚。该信号下降沿表示该控制器驱动外部数据线（D15-D0），它对所有外部程序、数据和I/O写有效。当EMU1/低电平有效时，该引脚被置为高阻态。96外部存储器访问选通。该引脚总为高电平，除非插入一个低电平来表示一个外部总线周期；在访问片外空间时该信号有效。当EMU1/低电平有效时和掉电期间，该引脚被置为为高阻态。READY120访问外部设备时READY被拉低来增加等待状态。它表示一个外部器件为将要完成的总线处理做好准备，若该外设未准备好，则将READY拉为低电平。（此时，处理器将等待一个周期，并且再次检测READY）。注意，若要处理器执行READY检测，程序至少要设定一个软件等待状态，为了满足外部READY时序要求，等待状态发生控制寄存器（WSGR）至少要设定一个等待状态。（↑）地址，数据和存储器控制信号名称引脚功能描述MP/118非常重要的管脚微处理器/微控制器方式选择引脚。复位期间该引脚若为低电平，则工作在微控制器方式下，并从内部程序存储器（FLASHEEPROM）的0000h开始程序执行，若在复位期间为高电平，则工作在微处理器方式下，并从外部程序存储器的0000h开始程序执行。同时，将MP/位（SCSR2寄存器的第2位）置位（↓）ENA_144122高电平有效时使能外部接口信号。若为低电平，则2407与2406、2402控制器一样，也就是说没有外部存储器，如果DS为低,则产生一个无效地址。该引脚内部下拉。（↓）97透视度（VIS）输出使能（当数据总线输出时有效）。在透视度方式下，在外部数据总线驱动为输出的任何时候该引脚有效（为低电平）。当运行在透视度方式下，该引脚可用作外部编码逻辑以防止数据总线冲突。地址，数据和存储器控制信号名称引脚功能描述A08016位地址总线的bit0A17816位地址总线的bit1A27416位地址总线的bit2A37116位地址总线的bit3A46816位地址总线的bit4A56416位地址总线的bit5A66116位地址总线的bit6A75716位地址总线的bit7A85316位地址总线的bit8A95116位地址总线的bit9A104816位地址总线的bit10A114516位地址总线的bit11A124316位地址总线的bit12A133916位地址总线的bit13A143416位地址总线的bit14A153116位地址总线的bit15地址，数据和存储器控制信号名称引脚功能描述D012716位数据总线的bit0（↑）D113016位数据总线的bit1（↑）D213216位数据总线的bit2（↑）D313416位数据总线的bit3（↑）D413416位数据总线的bit4（↑）D513816位数据总线的bit5（↑）D614316位数据总线的bit6（↑）D7516位数据总线的bit7（↑）D8916位数据总线的bit8（↑）D91316位数据总线的bit9（↑）D101516位数据总线的bit10（↑）D111716位数据总线的bit11（↑）D122016位数据总线的bit12（↑）D132216位数据总线的bit13（↑）D142416位数据总线的bit14（↑）D152716位数据总线的bit15（↑）供电电源名称引脚功能描述VDD29,50,86,129内核电源电压+