AES-EBU信号的计算机采集

摘要

在电视节目的制作中，数字音频信号的标准接口为AES/EBU,可见于所有

的数字音频设备。要将音频信号采集到计算机中，当前只能通过间接的方式，先

将音频信号记录到磁带上，然后通过昂贵的专业刻盘机转刻成CD。本文给出了

一个比较简单的设计，可以将数据从磁带或其它AES/EBU音频设备接口转移到

硬盘。

本设计分为音频接收和数据转发两大部分。

音频接收部分将有效数据分离出来，这部分是由模拟电路和音频解码实现

的。模拟电路的任务是数字基带滤波器的设计，音频解码是通过VHDL语言在

FPGA上实现的。

采集到的音频数据要传输到PC,因此需要和PC进行通信。本设计采用广泛

使用的USB总线通信方式。USB总线的实现采用软MCU+USB接口芯片的方

案，其中USB接口芯片选用的是PHILIPS的PDIUSBD12芯片，支持USB1.1

总线协议。

本文的设计采用了目前比较新的可编程片上系统（SOPC）技术。系统利用

Xilinx公司开发的32位MCU软核MicroBlaze和SpartanII系列的FPGA芯片-。

USB和系统所用的是同一个微控制器。本文介绍了系统设计中各电路模块的设

计原理和具体的电路。本系统已通过各模块的软仿真和硬仿真，也完成了系统的

软仿真。仿真表明系统设计合理、工作可靠。

关键词：MicroBlazeAES/EBUUSBSpartanII

ABSTRACT

AES/EBU,standardofdigitalaudiointerfaceinmodernTVprogramming,canbe

foundinalldigitalequipmentsrelevanttoaudio.Currently,meansforstoringoriginal

audiodataintoPCarestillindirectexpensive.Thispapergivesadesignwhich

transfersaudiodatafromAES/EBUinterfaceofrecordersorotheraudiofacilitiesto

harddisksinaPCconveniently.

Thewholeprojectcanbedividedintotwoparts,theyareaudiostreamacquiring

andtransferringdataintoPC.

Intheprocessofaudiohandling,analogcircuitisusedtotransformbaseband

signaltodiscretedigitalsignal,anddecoderiscomprisedintoFPGAchipinVHDL

language.

USBbusisusedasacommunicateinterfacebetweenPCanddecoder.

PDIUSBD12servesastheinterfacechipofUSBbus,andMicroBlaze,asoftIPcore

microprocessorfromXilinx,implementsthemicrocontrollerofPDIUSBD12.Thisis

socalledSOPC,anewlydevelopedembeddeddesignmethod.

Keywords:MicroBlazeAES/EBUUSBSpartanII

目录

第一章绪论..........................................................................1

1.1课题背景....................................................................1

1.2研究内容....................................................................2

1.3课题意义....................................................................4

第二章AES/EBU数字音频数号协议...................................................5

第三章音频译码的设计...............................................................8

3.1模拟电路部分................................................................8

3.2AES/EBU译码的FPGA数字逻辑部分.........................................15

3.2.1FPGA设计流程.........................................................15

3.2.2音频译码电路的FPGA程序设计.........................................16

3.2.3音频译码的FPGA设计总结.............................................19

第四章USB控制器设计一基于MicroBlaze的SOPC........................................................................20

4.1SOPC介绍.................................................................20

4.2MicroBlaze嵌入式软处理器..................................................25

4.3MicroBlaze的开发平台......................................................31

4.4MicroBlaze开发过程中的关键文件............................................33

4.5MicroBlaze的开发过程......................................................35

4.6MicroBlaze开发小结........................................................37

第五章USB协议规范...............................................................38

5.1USB总线概述..............................................................38

5.2有关USB的几个重要概念...................................................38

5.3USB总线传输方式..........................................................39

5.4USB设备的枚举............................................................40

5.5USB设备的开发流程........................................................44

5.6PDIUSBD12器件特性.......................................................44

5.7PDIUSBD12命令汇总.......................................................46

5.8MCU固件程序编写.........................................................48

5.9驱动和软件开发.............................................................59

5.10USB总结..................................................................60

第六章调试........................................................................61

6.1软硬件调试.................................................................61

6.2开发心得...................................................................62

结束语...............................................................................63

参考文献.............................................................................64

附录1：攻读硕士学位期间发表的论文..................................................67

附录2：模拟电路部分电原理图........................................................68

附录3：FPGA顶层设计文件.......................................................69

附录4：MicroBlaze实现的USB控制器的头文件..........................................70

附录5：MicroBlaze实现的USB控制器的主程序文件......................................72

第一章绪论

1.1课题背景

当前世界上的广播电视领域处于高度垄断的领域，在经过了过去几年的大的

并购浪潮之后，目前全世界只有两家公司，即欧洲的THOMSON和日本的SONY可

以提供全部的视音频处理方案，具有完整的系统集成能力。视音频处理的每一个

领域，也通常是少数大公司之间的竞争。目前可以提供磁带录像机的只有SONY、

Panasonic和JVC,提供主流和中高端摄像机的是PHILIPS.Ikegami和SONY,

提供切换台的是GVG、PHILIPS、SONY和Snell&Wilcox（前两者同属于THOMSON

集团）等公司。国际广电技术发展的一个趋向是也利用尖端IT行业的新技术。

国内使用的上述设备我国并不掌握核心技术。比如目前我国还没有自己生产

的切换台，只有比较简单的视频矩阵，如NDT公司的2x1切换。这也从一个侧面

反映了我国在芯片级技术方面的滞后。国内著名广电厂商如大洋、新奥特、索贝

（为SONY收购）所关注的的领域主要在非线性和字幕等技术含量等集成度相对

低的领域，而且多半在MATROX等公司的板卡和底层驱动的基础上开发应用软件。

设计开发国内自主知识产权的广播电视系统是技术发展的必需。

国内在应用软件方面的开发能力还是相当强的，特别是任务针对性比较强的

应用和中文相关领域。这是国内广播电视音视频领域一个有希望的突破点，也是

本设计能够发展到实际应用的基础。

目前还没有将数字音频传输中的标准信号AES/EBU信号直接记录到通用计算

机中的直接方案，但是有间接的方案，比如采用比较昂贵的专业刻盘机方案，可

以将磁带记录的音频信号转刻成CD；硬盘录音机，可以将整场晚会所需要的音

响资料记录下来以备使用。但是对于记录在硬盘中的音频，我们无法利用PC机

的强大功能对其中的音频素材作加工和效果处理，而只能通过混音器（国内称调

音台）和均衡、混响、和声等效果器来完成。在后期制作成为电视台的主要制作

方式的今天，如何减少飞速上涨的后期制作的设备投资是一个关乎生存的重要问

题。在非实时情况下，以比较便捷的设备将数据记录到计算机中，通过计算机软

硬件进行加工和创作，可以省下昂贵的广播级或专业级设备的支出。

本设计以数字音频信号为接收对象，将数字音频传输中的标准接口AES/EBU

信号进行音频解码和USB编码后为计算机接收。AES/EBU是目前采用的标准传输

接口。视频则采用SDI（SerialDigitalInterface,）串行数字接口。SDI的传

输速率高达270Mbps,不仅需要高速度、大容量的FPGA,而且USB2.0或者

IEEE1394A/B编码芯片也是必不可少的。本文以音频信号为设计目标，具有与视

频完全相同的信号处理框架结构，实现位同步一解码一USB编码发送一计算机接

收四个主要部分（由于视频基准频率高，位同步提取可能需要用到专用的数字锁

相环芯片，而音频设计中这部分可以自行设计）。

1.2研究内容

本设计的主要内容是将数字音频传输中的标准接口AES/EBU信号进行音频解

码，经USB编码后输入到计算机保存。

图1.1给出了本文设计的AES/EBU音频流USB编码输出的系统框图。

图L1系统框图

图1.1的设计流程分析如下。

1）基带接收滤波器：AES/EBU音频流通过XLR接口（卡侬接口）输出的数字

音频信号是峰一峰2—7V的数字基带信号，即电平连续的模拟信号，而FPGA芯

片则是输入输出信号为5V/3.5V/2.5V的数字信号。基带接收滤波器的作用是将

数字基带信号由连续电平还原为离散信号，并完成电平转换的功能，以供后面的

位同步部分恢复出离散的原始数据。这部分电路的具体实现在第三章给出。

2）位同步恢复：为了从连续的基带信号中取出离散的数字信息，必须要在

最佳抽样时刻判决得到原始数据，这也是流解码中必不可少的一步。主要工作是

2

抽样时刻的判决。

3)AES/EBU解码：音频流由双相标识码去变换以得到信道调制前的音频流,

然后确定帧同步，判断音频数据、辅助数据和信息位。这需要对AES/EBU编码格

式协议的准确掌握。位同步和AES/EBU解码部分的实现也在第三章给出。

4)有效数据检出。尽可能降低数据率，以减轻USB编码芯片的负荷，是进

行有效数据检出的主要目的。同时，可能会有对数据的处理，比如压缩就可以在

这里进行。为了利于后面缓冲区的读写和USB的编码，16bit和20bit两种为现

在所有的录像机所采用的的音频字长都统一为16比特，这是因为USB接口芯片

是8bit字长处理，而目前的主流计算机也是32bit字长处理，而且16bit已经

可以满足专业的要求。数据检出的过程在上一部分中体现了出来。

5)USB控制器。如何将检出的有效数据及时经由USB接口芯片发送到PC是

USB控制器要完成的任务，具体是控制以字节为单位的有效数据依序写入USB接

口芯片内部自带的缓冲区，当写满缓冲区后，即通知USB接口芯片将数据编码发

送往PC,同时准备往缓冲区写入下一帧音频数据。USB协议在第五章中做了相对

详细的介绍。USB控制器是通过Xilinx的基于FPGA的软处理器内核MicroBlaze

实现的，在第四章中详细介绍了MicroBlaze的概念和使用。

6)计算机接收。计算机通过USB总线得到音频数据后，按照WAVE格式保

存在硬盘上，这需要编写一个数据接收和编码存储程序。当数据保存下来后，就

可以灵活利用各种程序来进行视音频处理。

本文未涉及USB接口芯片的编码过程，只是根据协议编写出USB的固件程序

和驱动程序，启动USB接口芯片工作，并控制USB芯片芯片按照需要完成数据转

发。

本文完成了整个设计过程，包括完成解码程序、USB接口芯片的固件程序的

软件设计和调试，并做了硬件调试。具体的调试情况在第六章的结束语讨论。

1.3课题意义

本课题是数字视音频标准传输信号进行计算机接收的复杂的整体解决方案中

的一部分工作。本方案在2003年七月份提出，之后不久，松下首创性地推出了

带有IEEE1394A接口的摄像机，即使如此，本设计依然有自己的独特之处，就

3

在于它的视频输入接口是SDI信号，这就可以将数字视频信号从包括录像机在内

的摄像机、切换台、视频分配器等任意一个中间设备的输出端口转移到计算机中，

而且提供了利用计算机实时或半实时进行视频的数字图像处理以及其它特殊视

频处理的可能性。同样，在音频领域，基于AES/EBU信号进行计算机采集也提供

了最大的兼容性和广泛应用的可能性。至今，仍未见到国际和国内上有独立使用

的计算机采集接口的报道。

课题的另一个意义在于使用基于Xilinx公司嵌入MicroBlaze软处理器内核

的Spartan-II系列FPGA芯片，完成数字锁相环、音频解码和USB接口芯片的

控制，实现SOPC单芯片设计。SOPC是较新的嵌入式设计方案，到目前为止，基

于MicroBlaze的SOPC设计在国内仍然处于起步的阶段。

4

第二章AES/EBU数字音频信号协议

在广播电视领域，AES/EBU是数字音频信号传输的标准。要对AES/EBU信号

解码，对协议的了解是必需的。下面就较为详细地介绍一下AES/EBU信号的协议

内容。

AES/EBU是音频传输的标准，和AES3非常相似，但是AES/EBU标准强调了无

论是在发送还是接收端都必须进行耦合变换，以获得较好的共模抑制且避免信号

的大地回路，而AES3对这一点没有作强制要求川。AES/EBU信号的峰峰值在2—

7V之间，110Q电缆阻抗，XLR接头，-根音频信号传输两路数字音频，无电缆

均衡时传输距离为100m⑵。也有采用75Q同轴电缆加BNC插座的方式，如SONY

的DNW-A75（SX）录像机就提供了这种接口，此时信号的峰峰值为IV,这可以传输

长达1km的距离。需要指出的是，实际测量演播室录像机得到的AES/EBU信号为

峰峰值7V的双极性非归零码。

AES/EBU采用的是双相标识码，这个区别于以太网使用的数字双相码。双相

标识码是在每一位信息进行调制时，起始电平首先发生跳变；遇1用一个周期的

方波表示，遇0则在电平跳变后在整个周期内保持不变⑶。

下面详细说明AES/EBU格式的编码规则。AES/EBU中传输的音频信号是由模

拟信号均匀量化（区别于PCM）并经过数字滤波得到的，不同于SDI和SDTI信

号的lObit字长，AES/EBU中音频信号的最大量化字长为24bit,建议抽样频率

为48Khz,在进行结构说明时使用字节（Byte）而不是字（word）。AES/EBU信号

的基本数据包是帧（不同于视频信号中帧的概念），每192帧组成一个块，每250

个块组成1秒的音频信号。因此每秒有48K的帧，等同于抽样频率。每帧包括了

5

X、Y和Z都是子帧头的表示符号，相当于同步信息。每帧的第一个子帧的

头用X表示，第二个用Y表示，但是第0帧的第一个子帧头要用Z表示，以表

示一个块的开始。

表2.1AES/EBU的帧同步的定义

X11100010或00011101通道A

Y11100100或00011011通道B

Z11101000或00010111第0帧的通道A

(这里每个符号为半个时钟信号，表示的是双相码。)

虽然AES/EBU接口提供了24bit量化，但实际上目前的已出的高端录像机，

像DI、D2、D3、D5和DigitalBetacam都是20bit量化，其它中低端录像机则

是16bit量化，因此头4个比特一般用不到，可以用来传输一些辅助数据，像

语音信息。

V：Validity,有效位，0表示音频采样有效；

U：UserData,用户数据位，传送用户自己定义的数据。

C：ChannelStatus,通道状态位。由第0帧第一个子帧开始的连续192个

子帧的192个比特联合构成了24字节的通道状态块。

P：Parity,奇偶校验位。

由于每个块的参数都在通道状态块中得到了定义，出于解码的考虑，这里详

细说明通道状态块的定义。主要字节的定义说明见表2.2。

另外还有一些字节的具体定义：

字节6—9：7bit的ASCH码数据和奇校验位。字节6表示第一个字符。

字节10-13：7bit的ASCH码数据和奇校验位。字节10表示第一个字符。

字节14—17：本地采样地址码，具体值为当前块的第一个采样的地址。

字节18—21：日期的采样地址码，具体值为当前块的第一个采样的地址。

字节23：CRC校验。对辅助数据块0到22字节的字节进行校验。

G(x)=x*+x4+x3+x2+1

6

表2.2AES/EBU的通道状态块定义

BYTEO010用于单一配音，最大字长20bit

Bit0PRO011用户定义

0民用Bit345源信号字长（最大字长已定义）

1专业最大字长24bit20bit

Bit1音频000缺省缺省

0音频数据00123bit19bit

1非音频数据01022bit18bit

Bit234预加重01120bit16bit

000不加重。可手动设置10124bit20bit

100无加重

11050/15口s加重BYTE4

111CCITTJ.17方式加重Bit01数字音频基准信号

Bit5时钟锁定00无基准信号

0锁定011级

1不锁定102级

Bit67采样频率

0048KHz,可自动或手动设置

0148KHzBYTE22

1044.1KHzBit4通道状态字节0-5

1132KHz0可靠

0不可靠

BYTE1Bit5通道状态字节6-13

BitO123音频通道0可靠

0000两个通道。可手动设置0不可靠

0001固定为双声道Bit6通道状态字节14-17

0010固定为单声道0可靠

0011主（A通道）/次0不可靠

0100立体声A左ZB右Bit7通道状态字节18-21

1111保留0可靠

Bit4567用户位管理0不可靠

0000无用户信息

0001192bit用户块

0010保留

0011用户定义

BYTE2

Bit012辅助位使用

000不使用。最大字长20bit

001用于音频信号，最大字长24bit

7

第三章音频译码的设计

3.1模拟电路部分

AES/EUB接口的传输方式是基带传输，即是将数字基带信号直接在有线信

道中传输。与基带传输相对应的是载波传输，数字基带信号经载波调制后通过无

线或者有线传输⑸。原始的A/D转换后得到的音频数据加入了一些协议代码后打

包成音频数据帧结构，数据仍然是离散的0、1码字，这样的信号自然要转换成

连续的相异的电平信号进行传输，这可以通过发送成形滤波器来实现。一个完整

的数字基带传输系统的组成如图3.1⑹。

图3.1数字基带传输系统组成框图

脉冲形成器也称为码型变换器，作用是将原始二进制序列脉冲的码元宽度和

码元速率变换为适合于信道传输的各种码型，如将单极性码变换为双极性归零

码。AES/EBU数字音频接口标准使用双相标识码(Biphasemark)的通道编码以

调制串行数据，使之消除了直流成分，带有丰富的时钟信息，有利于接收端的锁

相和位同步恢复。当然这样处理的代价是基带带宽增加了一倍，使数据码率从原

有的3。72Mbps增力口至IJ了6.144Mbps,不过相对于所采用的传输介质和接口端子

标准，这个频率仍然是可以接受的。

发送滤波器的作用是对脉冲形成器送来的占用频带比较宽、高频成分比较丰

富的矩阵脉冲为基础的各种码型信号进行滤波，将其变换为比较平滑的波形，从

而可以适应信道传输的要求。实际信道总是频道受限的，直接发送矩阵脉冲必然

会在接收端由于传输产生比较大的波形失真，继而引起无规律的码间串扰问题，

这种问题应该是要竭力避免的。奈奎斯特第一准则给出了避免码间串扰的方法，

而升余弦滚降信号是满足这一准则的最常用的限带信号。

由基带传输的框图可以看出，接收端和发送端是相对应的，不过由于信道传

输不可避免的要引入噪声，接收滤波器要增加一个低通滤波以滤除大量的带外噪

声。接收滤波器同时要完成基带信号的整形，使后续电路得以工作。在长距离传

8

输的时候，电缆均衡也是在接收滤波器中完成的。这部分电路全部是模拟电路,

也是这一章前一部分所要解决的问题。

接收端的定时脉冲一般而言由同步提取电路给出，它是一个周期与发送脉冲

序列定时脉冲相同的窄脉冲序列，由外部时钟锁相于滤波后的基带信号，应该对

准滤波后波形出现最大值的时刻，在这个时刻判决输入电平是高还是低，从而恢

复出经脉冲形成器产生的变换后的码元信号。在这个设计中，由于整个评估版上

只有一个50MHz的时钟信号，即便进行8分频得到6.25MHz也和6.144MHz有

一定出入，无法实现精确锁相，因此没有采用通过锁相环电路与输入数据流时钟

同步的办法，而主要靠FPGA音频解码部分的时钟判决程序采用不断校正的特殊

办法来得到正确的码元。由于是8倍时钟采样，这种不作同步直接采样的设计是

可靠的，造成错误判决的主要原因是噪声和由于传输特性不好引起的码间串扰。

理想的主时钟频率是6.144*8=49.152MHz,这个晶振频率在中高档声卡上是很常

见的。

码元再生与脉冲形成器相对应，将判决得到的离散码元进行双相标识码去变

换，得到原始的离散数据。抽样判决和码元再生由FPGA音频解码部分完成，用

硬件描述语言VHDL编写数字逻辑。这部分程序思想将在下一章详细介绍。

前面已经讲到，模拟电路部分的任务是实现接收滤波器，即完成滤波和整形

的任务。具体的实现要比这个复杂。考虑到信道输入信号为峰一峰值2~7V（典

型值为-3.5V~3.5V）,进入FPGA的数字信号电平为0V和3.3V,模拟部分各部

分的设计如下。

1）变压器耦合

按照AES/EBU的接口标准，在输入输出端应该加有变压器耦合电路，形式

如图3.1o

图3.1输入输出端变压器耦合

这样可以获得较好的共模拟制而且避免了信号的大地回路。在短距离传输

9

时，这部分电路并不是必需的，因为不同的基准电平的差异几乎是不存在的。但

是在远距离传输时.，这种处理有效地提高了设备的安全性。

2）低通滤波

低通滤波器的设计有两个重要指标：通带增益和通带截止频率。通带增益是

指滤波器的通带内放大倍数，理想的情况为1,并且通带内尽量平坦。通带截止

频率是设计中第一个要考虑的因素。实际上还有另一个因素要考虑，即过渡带的

衰减速度，越接近理想的情况越好。基于此，这里采用二阶有源低通滤波器口”。

二阶有源低通滤波电路是在一阶的基础上增加了一节RC低通滤波环节，这

可以使输出电压在高频段以更快的速度下降，从而改善了滤波效果。二阶有源低

通滤波器的电路和幅频特性如图3.2所示。

图3.2二阶有源低通滤波器

当f=0时，各电容器可视为开路，通带内的增益为&p=i+k

简单计算有：

11

——//(R+——)

sC]sC2

八卜）=匕（S）

11

R+[——//(R+——)]

sC】sC2

通常有C1=C2=C,联立求解以上三式，可以得到滤波器的传递函数。

八3A、，

A《）=

匕(s)1+3sCR+(sCR)2

A

将S换成jU),令CWo=2兀/o=1/RC，可得4,=----------------------

1-(―)2+j3—

f0f0

10

当f=fp时，上式分母的模一（乙）？+j3&=后解得截止频率

f0fo

与理想的二阶波特图相比，在超过fo以后，幅频特性以-40dB/dec的速率下

降，比…阶的下降快。从仿真看，二阶低通滤波在4倍截止频率时幅度可以下降

到0.1,而一阶低通滤波则需要10倍截止频率幅度才能下降到0.1。

使用运放实现低通滤波一般会得到比较好的效果，通带平坦而且衰减速度调

整容易。但是使用运放电路会有比较大的相位延时。随着阶数的增加，运放滤波

效果会越来越好，延时也会越来越大。加之运放电路常常需要+/-15V左右的电

源供应，对于实时性要求严格或者不满足供电需求的场合，运放电路的使用就受

到了限制。

本设计对延时的要求不高，因此可以采用运放实现二阶有源低通滤波电路。

考虑到基带信号的轻微的波形失真对于最后恢复出离散数字信号的影响不大，采

用无嫄RC滤波也是可以考虑的。

3）比较器

比较器是用来比较两个电压大小，并将任意形状和幅度的波形整形为幅度…

定的矩形波的电路，工作机理十分简单，但它是从模拟电路向数字电路转换的关

键部分。而且比较器的使用可以使得对AES/EBU基带信号的输入电平峰一峰值

不再敏感。数字音频基带信号经低通滤波后变得比较平滑，但形状上仍然是正弦

波，需要经由比较器变换为全占空比的矩形波信号。比较器可以用运放实现。

比较器的电路很简单，运放同相端接地，信号通过电阻接入运放反向端即构

成了一个最简单的零交叉检测器但是这样的电路只适用于比较理想的电路。

一个比较好的改进是使用负反馈抑制振幅方式。图3.3给出了电路原理图。

图中使用了3V的齐纳二极管，当输出电压超过了3.3V时，齐纳二极管导通，

加上二极管导通压降0.3V构成负反馈，从而控制输出在3.3V附近。实际中，由

于运算放大器的差模输入电压增益非常大，通常工作在饱和状态，在正向工作的

时候，齐纳二极管基本上总是反向导通的。齐纳二极管选用PHILIPS公司的

BZX284-B3V0o一般的齐纳二极管等效于十几pF到几十pF的静电电容，形成

11

了积分作用，使得反应变得缓慢，图3.3中的R2和DI、D2解决了这个问题。

在低电平输入状态下，齐纳二极管关闭，漏电流流经R2被旁路，使得齐纳二极

管不再积蓄电荷，避免了反应迟缓的现象。在高电平输入状态下，如果齐纳二极

管导通，则D1或D2导通，完成了限幅功能。另外，比较器经常有过大的输入,

此时D1或D2也会导通以保护运放。D3的作用是使反向电压限制在-0.3V以内。

图3.3负反馈抑制振幅比较器的运放实现电路

运放的基本的要求是开环增益，也即差模输入电压增益.，指输出电压与输入

端差模电压之比。比较器的同相输入端是信号，反相输入端是比较点。理想运放

的开环增益趋于8,实际的运放开环增益会是一个非常大的数值，不过由于齐纳

二极管的存在等效于在输入端和输出端增加了一个数pf的电容，使增益下降不

少，但在这里并不会产生影响。实际上开环增益的下降对于系统稳定是有好处的，

因为在比较器不需要那么大的增益，100mV的起始门限电平已经足够，过高的

灵敏度反而容易在交叉点附近产生振荡。此处的门限电平等于输出3.3V与开环

增益之比。从这里可以看出，对于比较器而言，低通滤波器是绝对必要的，否则

会在过零检测点附近产生大量的随机脉冲。

相对专用IC,使用运放实现比较器的优点是不容易产生振荡，而且输入电压

范围宽，但是缺点也很突出，表现在：

•输出接口无法多路扇出，要增加一级输出驱动；

•受运放的影响带宽不易提高；

•受温度变化明显，输出振幅不稳定；

•实际使用的齐纳二极管在6V以下的小信号时稳压效果不够理想，会受

12

到输入电流变化的影响。

在比较器后面增加一级非门，有以下考虑。

•比较器输出可能在零交叉点附近有较多毛刺，从而影响数字逻辑的判断。

非门可以消除这种毛刺；

•增加了前一级的驱动能力；

•将经由比较器得到的整形信号作进一步整形，使输出电平稳定；

•避免了运放直接接入FPGA,起到了保护FPGA的作用；

•必要的时候可以实现电平变换。

晶体管电路即可以实现非门，但是比较好的选择还是使用集成芯片，采用两

级非门电路。这里选择仙童公司的DM74LS04""，电源电压为+5V,输入范围

0-5V,输出高电平3.3V,可以同时完成电平转换和非门的功能，比较理想。由

于DM74LS04的电平输入范围比较大，前一级的比较器中的齐纳二极管可以在

3.0V~5.1V之间选择。

4）运放的供电

运放供电的实现是将+5V直流电源升压到+15V,然后反极性变换为-15V,

从而得到运放所需的+/-15V电源。

表3.1用到的芯片的清单

型号厂家作用

山，DC-DC变换器，使+5V电源转换为

MAX773[I4]MAXIM

+15V

ICL7662[15]MAXIM电平反转，使+15V电源转换为-15V

1N5817|17]FAIRCHILD肖特基二极管作理想开关

Si9410DY|l8]TEMICN沟道增强MOS场效应管

以上方案采用运放实现二阶有源低通滤波器和负反馈零交叉比较器，电路性

能的好坏和运放关系密切。考虑到AES/EBU数字音频基带信号的带宽为6MHz,

需要选用高速运放；另外，由于低通滤波器和比较器电路各需要一个运放，综合

考虑，选用TI公司的高速低噪声运放芯片NE5532】⑹，其典型带宽为10MHz,

集成双运放，差模输入放大倍数在2200倍到100000倍之间，能较好地符合设计

要求。这部分模拟电路的完整原理图由附录2给出。

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实际上可以避免使用运放，即米用RC无源滤波实现，比较器米用专用比较

器高速芯片MAXIM公司的MAX999n3］，并在其前面加入单向整流肖特基二极

管，这种情况下不需要额外的供电电路，电路稳定性可以提高不少，而且电路简

化很多，但是考虑到无源滤波的效果要差一些，加之比较器的门限电平要高于

0V,总体上效果要差于第一种方案。不过这种差距并不大，在后面可以看到，

由于抽样判决的时钟周期大概是8倍于数字音频基带信号，门限附近即使发生小

幅振荡，时间也是很短的，只占据抽样时钟的很窄的范围，加上与门电路基本消

除了这种毛刺的存在，并不影响到抽样时刻的判决。影响判决的主要原因在于肖

特基二极管的正相压降使得比较器的门限电平提高，这需要通过程序中校正抽样

时刻来修正。图3.4给出了这种方案的原理图。

Qo

o1

o2OUT

O3

4

5

MAX999

图3.4方案二电路实现

3.2AES/EBU译码的FPGA数字逻辑部分

3.2.1FPGA设计流程

数字逻辑设计采用现场可编程逻辑阵列FPGA(FieldProgrammableGate

Array),它和CPLD虽然结构不同，性能也有较大差异，但是可以实现相同的逻

辑，设计方法也是完全相同，两者统称为可编程逻辑器件。可编程逻辑器件设计

的一般流程如图3.5所示⑵对于所有的FPGA开发系统如Xilinx公司的ISE⑶

和Altera公司的QUARTUS1产旬等，设计流程基本是一致的。

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图3.5FPGA设计流程

1）设计输入

完成由系统到网络表的转换，使开发系统能够理解设计者的设计目标。

完成设计输入的工具包括原理图编辑器、文本工具或两者的混合。设计工作

包括器件选型、元器件建库、原理图或状态机设计、VHDL设计等。本设计

同时采用了VHDL语言设计⑵”、原理图和IP库的方法。

2）功能仿真

功能仿真也叫预仿真或逻辑仿真，其目的是在用器件实现之前判断逻辑

是否正确。由于没有用到实现设计的时序信息，所以此时的仿真不考虑延时。

它可以在设计初期纠正设计中的错误，这是十分重要的一步。一般来说，除

了最顶层的原理图要进行功能仿真以外，每一层原理图、每一个用户自生成

模块都要进行功能仿真，及时发现错误。

3）设计综合

功能仿真通过后，就可以开始进行设计综合。综合过程是把设计实现到

芯片中的过程，把设计分割、映射、布局到器件的各个功能块。整个过程为:

网表转换一映射一布局布线一产生时序数据一产生配置文件。综合完成后将

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产生的报告文件里记录的内容包括：片内资源利用率、输入/输出引脚分布情

况以及引脚到引脚间的延时、系统最大延时与最小延时和系统最大工作频率

及最小工作频率等重要信息，供优化设计参考。

4）时序仿真

时序仿真检验装载在指定器件的设计在最坏条件下按所需速度工作的情

况，它是在对设计进行映射、布局、布线之后进行的，这时所有设计中的延

时都是已知的。如果仿真结果显示由于延时影响而造成逻辑错误，就需要在

设计输入时对关键电路进行设计约束。可直接在设计输入中修改受影响的路

径或利用设计约束文件加以限制，最终消除延时对电路的影响。

5）系统验证

一般功能仿真和时序仿真称为设计验证，而系统验证则是将FPGA配置信

息加载到FPGA内部后，通过外部观测设备（如逻辑分析仪、数字示波器、

DSP程序等）来验证FPGA实现的功能。通过系统验证后，可认为基于FPGA

的系统设计任务基本完成。

3.2.2音频译码电路的FPGA程序设计

前面已经讲到，音频解码数字部分要实现的功能是AES/EBU解码和有效数据

检出，即数字基带信号经过模拟电路的低通滤波、比较器整形电路生成矩形波信

号后进入FPGA,首先恢复出0、1离散信号，然后通过双相标识码去变换得到信

道调制前的音频流，最后确定帧同步，判断音频数据、辅助数据和信息位。这部

分的功能在FPGA中实现，图3.6为分模块后的情况。

图3.6AES/EBU解码FPGA设计框图

在理解AES/EBU数字音频接口协议的基础上，使用VHDL语言写出可用的

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音频解码程序并不是一件困难的事情。但是为了比较完美地实现设计目的，就需

要充分利用数字逻辑设计技巧。这里分模块讨论各部分的程序思路。

1）抽样判决

抽样判决部分要从修整基带波形中抽样得到得到离散的数字信号。一个基带

信号和抽样时钟信号的相对示意图如图3.7所示。

基带输

时钟

判决输出|

判决时钟巧可||[

图3.7抽样判决输入输出示意图

程序的内部计数器在基带信号发生高低电平跳变时会进行异步复位，同时在

计数到第8个时钟周期时也会同步复位，这主要是考虑到连0连1的情况。由于

时钟频率并不准确地8倍于基带信号（大致是8.13倍），大概20个连0或者连1

也并不影响准确判决，但是考虑到实际中不可避免会出现抖动的情况，允许的连

0或连1的个数要比这个少。作为一个基本标准，抖动不应该超过时钟周期的

20%。另一个影响抽样判决时刻的因素是时钟高脉冲起始时刻和基带信号矩形波

电平跳变时刻的相位差，最坏情况下会相差一个抽样时钟周期，考虑到AES/EBU

数字音频基带信号采用的是双相标识码作为信源编码，连0或连1不会超过两个，

这种设计是完全可靠的。

判决时钟的输出是为了给出一个处理基准时钟，使得后续处理电路全部工作

在这个时钟信号上，从而和判决得到的音频时钟同步。采用低电平也是考虑到

MCU的中断输入的特点。

2）移位寄存器

考虑到寄存器触发时刻数据的稳定性，移位寄存器采用锁存和延时一个时钟

周期的设计。为了保证移位寄存器读取数据时刻数据是稳定的，移位寄存器是在

上升沿读入判决器输出数据，下降沿时刻将判决器输出数据输出到移位寄存器输

出。这种做法的另一个好处在于，避免了由于采用了锁存器电路而可能带来的数

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据读取时刻的竞争与冒险的现象。

移位寄存器部分采用多个8位移位寄存器串联工作的设计，除了最后个要

输出8位数据用于同步头检测处理外，其余的8位移位寄存器只需要移位输出1

位数据给下一个移位寄存器。移位寄存器要完成的另一个功能是去双相标识码变

换。这可以通过相邻两位的一个异或逻辑实现。移位寄存器的时钟信号来自于判

决器时钟输出。

3）同步头检测

最后一个8位移位寄存器输出数据到同步检测模块，同步检测模块根据

AES/EBU数字音频接口协议检测出每个子帧、帧和块的同步头。由于基带信号

是双相标识码编码，必须要通过检测出同步头才可以判断出之前的正确的数据流

信息，将相邻而且正确组合的2bit数据去双相标识码变换，从而恢复出进入脉冲

形成器的数字离散信号。

考虑AES/EBU数字音频接口协议的传输情况，误码率不会高于10弋因而

漏同步的概率可以忽略；为了避免假同步，在程序中做了同步间隔的判断，当检

测出的两个相邻的同步间隔低于正常的同步间隔时，将认为第二个检测到的同步

是假同步。考虑到计算机处理复杂问题要容易的多而且非常灵活，这里没有对检

测到的有效数据作块结构的分析。

3.2.3音频译码的FPGA设计总结

在QUARTUS环境下实现的顶层设计如图3.8所示。

图3.8QUARTUS下的顶层设计文件

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由于是分模块实现的，要将模块连接起来，还需要建立顶层文件，而且顶层

设计文件还包括了软处理器MicroBlaze在内。顶层设计文件是用原理图的方式

连接的，具体连接由附录3给出（此处的64位移位寄存器是由三种不同的移位

寄存器组合实现的）。

从顶层文件原理图可以看出，设计中采用了移位寄存器。由于实际程序的移

位寄存器是由锁存器实现的，而锁存器占用了较多的硬件逻辑资源，因而在数字

逻辑设计中常常不被提倡。在本设计中，64位的移位寄存器占用了大约80个

FPGA逻辑单元，3%的系统资源。但是不使用锁存器的话，就需要在确定了音

频帧同步起始后，通过计数将后续的有效数据一位一位地转移到MCU中，这无

疑占用了大量的MCU时间，因而是不现实的。使用锁存器就可以在一个机器周

期内把全部的16位有效数据转移到MCU中。而且使用锁存器能够保证数据接

收的稳定性，避免沿跳变时刻数据也处于跳变的情况。

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第四章USB控制器设计一基于MicroBIaze的SOPC

4.1SOPC介绍

整个设计是采用目前最新的嵌入式设计方案一可编程片上系统(Systemon

ProgrammableChip,SOPC)实现。设计基于已有的评估板一数字刀剑系列之火龙

刀(DigitalSword-HL-SPII),这是长沙钺元素科技发展有限公司开发的Xilinx

SpartanII系列FPGA评估工具【25】，目前有基本版、增强版和豪华版三种型号，

主要面向FPGA的中级、高级使用者。本设计采用的豪华版具有丰富的外设接口，

非常适合于各种IPCore的设计验证。开发者可利用VHDL语言、Verilog语言、

原理图或方程式，结合Xilinx集成开发环境Foundation或免费软件WebPack,

进行编辑、综合、仿真和布局布线，通过DigitalSword-HL-SPH加载配置并进

行设计验证。它可以满足绝大多数组合逻辑电路、时序逻辑电路设计需求；可以

与PC机的串口连接实现与PC机的通信；可以直接将实验图像显示在V