MOOC 计算机组成与CPU设计实验-江苏大学 中国大学慕课答案

MOOC计算机组成与CPU设计实验-江苏大学中国大学慕课答案单元测验011、问题：RISC-V开源的是选项：A、指令集架构B、VerilogHDL源码C、VHDL源码D、芯片正确答案:【指令集架构】2、问题：FPGA设计流程的顺序是____。I.设计输入，II.逻辑综合，III.适配，IV.生成配置文件选项：A、I.III.II.IV.B、I.II.III.IV.C、II.I.III.IV.D、III.II.I.IV.正确答案:【I.II.III.IV.】3、问题：本课程实验使用的芯片类型属于选项：A、ASICB、CPLDC、FPGAD、ASSP正确答案:【FPGA】4、问题：将综合工具生成的电路文件加载到可编程芯片的过程称为选项：A、编程B、下载C、配置D、上传正确答案:【编程#下载#配置】5、问题：Verilog模块的端口类型有选项：A、inputB、outputC、inoutD、tristate正确答案:【input#output#inout】6、问题：错误的模块定义语句是选项：A、modulemodule_name(inputa,b,outputc);B、modulemodule_name(inputa,b,outputc)C、modulemodule_name(a,b,c);D、modulemodule_name(a,b,c)正确答案:【modulemodule_name(inputa,b,outputc)#modulemodule_name(a,b,c)】7、问题：VHDL是VerilogHDL的简写。选项：A、正确B、错误正确答案:【错误】8、问题：多个assign持续赋值语句是按照书写的顺序执行的。选项：A、正确B、错误正确答案:【错误】9、问题：SystemVerilog包含了Verilog。选项：A、正确B、错误正确答案:【正确】10、问题：综合是指将HDL描述转变成门级逻辑电路。选项：A、正确B、错误正确答案:【正确】11、问题：VerilogHDL编译生成的目标代码最终被一个计算机执行。选项：A、正确B、错误正确答案:【错误】12、问题：实验指导中的代码assignSD0=S[7:0];也可以写成assignSD0[7:0]=S[7:0];选项：A、正确B、错误正确答案:【正确】13、填空题：常数5'he表示的二进制数是正确答案:【01110】14、填空题：常数6'B110011表示的二进制数是正确答案:【110011】15、填空题：用VerilogHDL实现S11~S8控制L11~L8亮灭的assign赋值语句是（注：不要有多余的空格）正确答案:【assignL[11:8]=S[11:8];】单元测验021、问题：远程实验平台推荐使用的浏览器为选项：A、谷歌浏览器B、火狐浏览器C、微软IE浏览器D、其他浏览器正确答案:【谷歌浏览器】2、问题：开关S0控制的数码管段的编号是选项：A、段aB、段bC、段cD、段dE、段eF、段fG、段gH、段h（小数点）正确答案:【段a】3、问题：开关S1控制的数码管段的编号是选项：A、段aB、段bC、段cD、段dE、段eF、段fG、段gH、段h（小数点）正确答案:【段b】4、问题：开关S2控制的数码管段的编号是选项：A、段aB、段bC、段cD、段dE、段eF、段fG、段gH、段h（小数点）正确答案:【段c】5、问题：开关S3控制的数码管段的编号是选项：A、段aB、段bC、段cD、段dE、段eF、段fG、段gH、段h（小数点）正确答案:【段d】6、问题：开关S4控制的数码管段的编号是选项：A、段aB、段bC、段cD、段dE、段eF、段fG、段gH、段h（小数点）正确答案:【段e】7、问题：开关S5控制的数码管段的编号是选项：A、段aB、段bC、段cD、段dE、段eF、段fG、段gH、段h（小数点）正确答案:【段f】8、问题：开关S6控制的数码管段的编号是选项：A、段aB、段bC、段cD、段dE、段eF、段fG、段gH、段h（小数点）正确答案:【段g】9、问题：开关S7控制的数码管段的编号是选项：A、段aB、段bC、段cD、段dE、段eF、段fG、段gH、段h（小数点）正确答案:【段h（小数点）】10、问题：实验平台的虚拟面板和LabBoard_TOP模块对应的。选项：A、正确B、错误正确答案:【错误】11、问题：虚拟面板的虚拟元件是根据添加顺序和HDL代码对应的。选项：A、正确B、错误正确答案:【错误】12、问题：虚拟实验是以真实的硬件实验板为基础，通过软件界面进行实验操作。选项：A、正确B、错误正确答案:【正确】13、填空题：根据点亮电平的高低，你判断远程实验板的数码管是共阴极的还是共阳极的？正确答案:【共阳极】14、填空题：数码管的段是高电平点亮还是低电平点亮？正确答案:【低电平】15、填空题：LED指示灯点亮时的驱动电平是高电平还是低电平？正确答案:【高电平】单元测验031、问题：以下代码描述的分别是？assignc=~(ab);assignd=(a^b)选项：A、或门，同或门B、与非门，异或门C、与门，或门D、或非门，异或门正确答案:【与非门，异或门】2、问题：VerilogHDL中在always语句块中被赋值的信号，应该声明为______。选项：A、wireB、regC、inputD、output正确答案:【reg】3、问题：普通逻辑门的输出______连接在一起；三态门的输出______连接在一起；三态门的输出有______种状态，通过使能端控制，可以用于输出到总线。选项：A、可以，可以，3B、可以，不可以，3C、不可以，可以，3D、不可以，可以，4正确答案:【不可以，可以，3】4、问题：使用持续赋值语句可以描述三态门如下：inputEn,Din;outputDout;assignDout=En？Din：1bz;当En为1时，Dout=______,当En为0时，Dout=______.选项：A、Din,1B、高阻态，1C、Din,高阻态D、高阻态，Din正确答案:【Din,高阻态】5、问题：多路器的功能是从多个输入中选择________输出，使用持续赋值语句assignY=S?A:B;可以描述一个________选________的多路器。选项：A、一个，3，1B、?一个，2，1C、?多个，3，1D、多个，2，1正确答案:【?一个，2，1】6、问题：在VerilogHDL中，判断a等于b的表达式应该写为“a______b”。选项：A、=B、！=C、D、==正确答案:【==】7、问题：语法格式｛repetition_number{expr1,expr2,...,exprN}}表示复制操作，找出与｛2｛a,b}}结果相同的表达式选项：A、{2,a,b}B、?{{a,b},{a,b}}C、{a,a,b,b}D、{a,b,a,b}正确答案:【?{{a,b},{a,b}}#{a,b,a,b}】8、问题：从下面选出4选1多路器的描述选项：A、modulelabx(output[3:0]S,outputCO,input[3:0]A,B,inputCI);assigan{CO,S[3:0]}=A+B+CI;endmoduleB、modulelabx(inputIn0,In1,In2,IN3,input[1:0]Sel,outputlogicOut);always_combcase(Sel)2'b00:Out=In0;2'b01:Out=In1;2'b10:Out=In2;2'b11:Out=In3;default:Out=1'bx;endcaseendmoduleC、modulelabx(input[3:0]In,input[1:0]Sel,outputOut);assignOut=In[Sel];endmoduleD、modulelabx(inputlogic[3:0]In,outputlogic[1:0]Out);always_combcasez(In)4’b???1:Out=2'b00;4’b??10:Out=2'b01;4’b?100:Out=2'b10;4’b1000:Out=2'b11;default:Out=2’bxx;endcaseendmodule正确答案:【modulelabx(inputIn0,In1,In2,IN3,input[1:0]Sel,outputlogicOut);always_combcase(Sel)2'b00:Out=In0;2'b01:Out=In1;2'b10:Out=In2;2'b11:Out=In3;default:Out=1'bx;endcaseendmodule#modulelabx(input[3:0]In,input[1:0]Sel,outputOut);assignOut=In[Sel];endmodule】9、问题：假设a和b是位宽为4的向量，a的值为“1010”,b的值为“0101”,那么值为“1111”的表达式是（）选项：A、~aB、abC、a|bD、a^b正确答案:【a|b#a^b】10、问题：在过程赋值语句always语句块里赋值，称为过程赋值，always@后面的括号里是敏感列表，如下用持续赋值语句描述了一个异或门电路，与它等价的过程赋值语句是（）inputwirea,b;outputwirec;assignc=a^b;选项：A、inputwirea,b;outputregc;always@(a,b)assignc=a^b;B、inputwirea,b;outputwirec;always@(aandb)assignc=a^b;C、inputwirea,b;outputregc;always@*assignc=a^b;D、inputwirea,b;outputlogicc;always_combassignc=a^b;正确答案:【inputwirea,b;outputregc;always@(a,b)assignc=a^b;#inputwirea,b;outputregc;always@*assignc=a^b;#inputwirea,b;outputlogicc;always_combassignc=a^b;】11、问题：?总线遵循分时共享原则，选出正确的描述。选项：A、为了实现总线的分时使用，三态缓冲器是实现总线分时使用必不可少的逻辑元件。同一时刻可以有一个部件向总线输出数据。B、三态缓冲器像一扇阻隔逻辑部件输出的“门”，当输出使能有效，三态门打开，数据输出到总线上;当输出使能无效时，三态门隔断逻辑部件的数据输出，输出1。C、三态缓冲器输出高阻态时，不影响总线的状态。D、根据本验证结果，可以推断出当总线冲突时，总线的数据是“或”运算的结果。正确答案:【为了实现总线的分时使用，三态缓冲器是实现总线分时使用必不可少的逻辑元件。同一时刻可以有一个部件向总线输出数据。#三态缓冲器输出高阻态时，不影响总线的状态。】12、问题：使用远程实验平台虚拟面板验证三态门电路的功能准备好数据开关，令DATA0=001，DATA１＝010，DATA2＝100，选出正确的描述。选项：A、当OE0=0;OE1=0;OE2=0;输出使能无效，数据开关的值无法传输到总线，总线的值显示为111；B、当OE0=1;OE1=0;OE2=0;数据开关DATA0的值传输到总线，总线的值显示为001。C、当OE0=0;OE1=1;OE2=0;数据开关DATA1的值传输到总线，总线的值显示为010。D、当OE0=0;OE1=0;OE2=1;数据开关DATA2的值传输到总线，总线的值显示为100正确答案:【当OE0=0;OE1=0;OE2=0;输出使能无效，数据开关的值无法传输到总线，总线的值显示为111；#当OE0=1;OE1=0;OE2=0;数据开关DATA0的值传输到总线，总线的值显示为001。#当OE0=0;OE1=1;OE2=0;数据开关DATA1的值传输到总线，总线的值显示为010。#当OE0=0;OE1=0;OE2=1;数据开关DATA2的值传输到总线，总线的值显示为100】13、问题：使用远程实验平台虚拟面板验证三态门电路的功能准备好数据开关，令DATA0=001；DATA１＝010；DATA2＝100；验证多个部件同时向总线输出，选出错误的描述。选项：A、当OE0=1;OE1=1;OE2=0;总线冲突，总线的值显示为011。B、当OE0=1;OE1=0;OE2=1;总线冲突，总线的值显示为101C、当OE0=0;OE1=1;OE2=1;总线冲突，总线的值显示为110D、当OE0=1;OE1=1;OE2=1;总线冲突，总线的值显示为000正确答案:【当OE0=1;OE1=1;OE2=0;总线冲突，总线的值显示为011。#当OE0=1;OE1=0;OE2=1;总线冲突，总线的值显示为101#当OE0=0;OE1=1;OE2=1;总线冲突，总线的值显示为110】14、问题：使用远程实验平台虚拟面板验证2选1多路器电路的功能准备好数据开关，令DATA0=001；DATA１＝010；DATA2＝011；选项：A、当选择信号sel1=0,sel0=0时,电路输出端out输出来自DATA0的数据，OUT值显示为001;B、当选择信号sel1=0,sel0=1时,电路输出端out输出来自DATA1，OUT值显示为010;C、当选择信号sel1=1,sel0=0时,电路输出端out输出来自DATA2的数据，OUT值显示为011;D、当选择信号sel1=1,sel0=1时,电路输出端out输出来自DATA2的数据，OUT值显示为011。正确答案:【当选择信号sel1=0,sel0=0时,电路输出端out输出来自DATA0的数据，OUT值显示为001;#当选择信号sel1=0,sel0=1时,电路输出端out输出来自DATA1，OUT值显示为010;#当选择信号sel1=1,sel0=0时,电路输出端out输出来自DATA2的数据，OUT值显示为011;#当选择信号sel1=1,sel0=1时,电路输出端out输出来自DATA2的数据，OUT值显示为011。】15、问题：使用远程实验平台虚拟面板验证与或门构成的选择器电路功能准备好数据开关，令DATA0=001；DATA１＝010；DATA2＝100；选项：A、当OE0=1;OE1=1;OE2=0;Out的值显示为011；B、当OE0=1;OE1=0;OE2=1;Out的值显示为101；C、当OE0=0;OE1=1;OE2=1;Out的值显示为110；D、当OE0=1;OE1=1;OE2=1;Out的值显示为111。正确答案:【当OE0=1;OE1=1;OE2=0;Out的值显示为011；#当OE0=1;OE1=0;OE2=1;Out的值显示为101；#当OE0=0;OE1=1;OE2=1;Out的值显示为110；】16、问题：数字逻辑电路有两大种类型，组合逻辑电路和时序逻辑电路，组合逻辑电路“没有记忆”，输出由输入决定，时序逻辑电路“有记忆”，输出不仅和当前输入有关，还跟以前的状态有关。选项：A、正确B、错误正确答案:【正确】17、问题：assign引导的持续赋值语句，可以描述组合逻辑电路和时序逻辑电路选项：A、正确B、错误正确答案:【错误】18、问题：硬件描述语言多条语句之间没有顺序，是由CPU并行执行的。选项：A、正确B、错误正确答案:【错误】19、问题：{}是拼接运算符，用于将若干个信号的某些位拼接起来，例如:wire[3:0]s;wire[4:0]d;d={1,s};选项：A、正确B、错误正确答案:【错误】20、问题：if-else语句和case语句，只能写在always语句块里选项：A、正确B、错误正确答案:【正确】21、问题：if-else和case语句都可以实现分支结构，if-else语句有优先级，生成串行结构，延迟相等case语句描述并行结构，电路延迟大。选项：A、正确B、错误正确答案:【错误】单元测验041、问题：2-4译码器有____位输入，____位输出，在输出的所有位中，只有其中1位有效，通常在计算机里用作____,有一些译码器设有一个和多个使能控制输入端，又称为片选端，用来控制允许译码或禁止译码。选项：A、2，4，地址译码器B、2，4，地址编码器C、4，2，地址译码器D、4，2，地址编码器正确答案:【2，4，地址译码器】2、问题：4-2编码器有____位输入，____位输出，例如在计算机里用于响应中断请求的____，可以用if-else,____等语句描述。选项：A、4，2，BCD编码器，caseB、4，2，优先级编码器，casezC、2，4，BCD编码器，caseD、2，4，优先级编码器，case正确答案:【4，2，优先级编码器，casez】3、问题：描述组合逻辑的if语句应该有else分支。选项：A、正确B、错误正确答案:【正确】4、问题：描述组合逻辑的case语句，可以不写default分支。选项：A、正确B、错误正确答案:【错误】5、填空题：具有“翻译”功能的任意编码转换器有时候也称为译码器，这种电路能将输入二进制代码的各种状态，翻译成对应的输出信号。七段译码器是一种将输入编码转换为七段数码显示码输出的编码转换器，写出显示数字2，8，P，L的段码，例如，0的七段显示码为0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a。2的七段显示码为______;正确答案:【1011011】6、填空题：例如，0的七段显示码为0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a,8的七段显示码为______.正确答案:【1111111】7、填空题：例如，0的七段显示码为0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a,P的七段显示码为______.正确答案:【1110011】8、填空题：例如，0的七段显示码为0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a,L的七段显示码为______。正确答案:【0111000】9、填空题：用VerilogHDL参数化设计的方法描述一个SIZE位的三态缓冲器moduleBuffer#(parameterSIZE=4)(output[SIZE-1:0]Dout,input[SIZE-1:0]Din,inputEn);assignDout=En?Din:________;endmodule正确答案:【{SIZE{1'bz}}##%_YZPRLFH_%##{SIZE{1'bZ}}】10、填空题：使用名称映射方式，将上题中的三态缓冲器Buffer在TOP模块中进行实例化moduleTOP(output[7:0]out,input[7:0]F,inputen);Buffer#(.SIZE(____))buf(.En(____),.Din(____),.Dout(____));endmodule注意，答案之间用#隔开，例如1#en#out#F正确答案:【8#en#F#out】单元测验051、问题：选出正确的锁存器描述选项：A、moduleLatch(inputD,E,outputregQ);always_latchif(E)Q=D;endmoduleB、moduleLatch(inputD,E,outputregQ);always@(EorD)if(E==1)Q=D;elseQ=Q;endmoduleC、moduleLatch(inputD,E,outputregQ);always@(EorD)if(E==1)Q=D;endmoduleD、moduleLatch(inputD,E,outputregQ);always@(EorD)if(E==1)Q=D;elseQ=0;endmodule正确答案:【moduleLatch(inputD,E,outputregQ);always_latchif(E)Q=D;endmodule#moduleLatch(inputD,E,outputregQ);always@(EorD)if(E==1)Q=D;elseQ=Q;endmodule#moduleLatch(inputD,E,outputregQ);always@(EorD)if(E==1)Q=D;endmodule】2、问题：选出正确的触发器描述选项：A、moduleD_FF(inputD,Clock,outputregQ);always@(Clock,D)Q=D;endmoduleB、moduleD_FF(inputD,Clock,outputregQ);always@(posedgeClock)Q=D;endmoduleC、moduleD_FF(inputD,Clock,outputregQ);always@(negedgeClock)Q=D;endmoduleD、moduleD_FF(inputD,Clock,outputregQ);always_ff@(posedgeClock)Q=D;endmoduleE、moduleD_FF(inputD,Clock,outputregQ);always_ffQ=D;endmodule正确答案:【moduleD_FF(inputD,Clock,outputregQ);always@(posedgeClock)Q=D;endmodule#moduleD_FF(inputD,Clock,outputregQ);always@(negedgeClock)Q=D;endmodule#moduleD_FF(inputD,Clock,outputregQ);always_ff@(posedgeClock)Q=D;endmodule】3、问题：选出正确的带复位控制的触发器选项：A、moduleD_FF(inputD,Clock,reset,outputregQ);always@(PosedgeClockorreset)if(reset==1)Q=0;elseQ=D;endmoduleB、moduleD_FF(inputD,Clock,reset,outputregQ);always@(posedgeClockorposedgereset)if(reset==1)Q=0;elseQ=D;endmoduleC、moduleD_FF(inputD,Clock,reset,outputregQ);always@(posedgeClockornegedgereset)if(reset==1)Q=0;elseQ=D;endmoduleD、moduleD_FF(inputD,Clock,reset,outputregQ);always@(posedgeClockorposedegreset)if(reset==0)Q=0;elseQ=D;endmoduleE、moduleD_FF(inputD,Clock,reset,outputregQ);always@(posedgeClockorreset)if(reset==1)Q=0;elseQ=D;endmoduleF、moduleD_FF(inputD,Clock,reset,outputregQ);always@(posedgeClock)if(reset==0)Q=0;elseQ=D;endmoduleG、moduleD_FF(inputD,Clock,reset,outputregQ);always@(posedgeClock)if(reset==1)Q=0;elseQ=D;endmodule正确答案:【moduleD_FF(inputD,Clock,reset,outputregQ);always@(posedgeClockorposedgereset)if(reset==1)Q=0;elseQ=D;endmodule#moduleD_FF(inputD,Clock,reset,outputregQ);always@(posedgeClock)if(reset==0)Q=0;elseQ=D;endmodule#moduleD_FF(inputD,Clock,reset,outputregQ);always@(posedgeClock)if(reset==1)Q=0;elseQ=D;endmodule】4、问题：选出具有使能控制的触发器或寄存器的正确描述。选项：A、moduleD_ff(inputD,CLK,En,outputregQ);always@(posedgeCLK)beginif(En)Q=D;endendmoduleB、moduleD_ff(inputD,CLK,En,outputregQ);always@(posedgeCLKorposedgeEn)beginif(En)Q=0;elseQ=D;endendmoduleC、moduleD_ff(inputD,CLK,outputregQ);always@(posedgeCLK)beginQ=D;endendmoduleD、moduleD_ff(inputD,CLK,En,outputregQ);wiregateclk;assigngateclk=(EnCLK);always@(posedgeGATECLK)beginif(En)Q=D;endendmoduleE、moduleD_ff(inputCLK,load,input[3:0]D,outputreg[3:0]Q);always@(posedegCLK)beginif(load)Q=D;endendmodule正确答案:【moduleD_ff(inputD,CLK,En,outputregQ);always@(posedgeCLK)beginif(En)Q=D;endendmodule#moduleD_ff(inputCLK,load,input[3:0]D,outputreg[3:0]Q);always@(posedegCLK)beginif(load)Q=D;endendmodule】5、问题：下面两段代码中信号in，q1，q2和q3的初值分别为0，1，2和3，那么经过1个时钟周期后，always块1中q3的值变成_________，always块2中q3的值变成________。程序块1always@(clk)beginq1=in;q2=q1;q3=q2;end程序块2always@(posedgeclk)beginq1=in;q2=q1;q3=q2;end选项：A、always块1中q3的值变成0B、always块1中q3的值变成2C、always块2中q3的值变成0D、always块2中q3的值变成2正确答案:【always块1中q3的值变成0#always块2中q3的值变成2】6、问题：同步复位和异步复位的区别是是否需要等待时钟只要复位信号有效，触发器立即清零，无需等待时钟触发边沿到来的是同步复位；复位信号有效，并且时钟的有效边沿到来时，才能清零的是异步复位。选项：A、正确B、错误正确答案:【错误】7、问题：复位通常是清零，有时候也会置1，主要是使触发器处于一个确定的初始状态。选项：A、正确B、错误正确答案:【正确】8、问题：一个语句块内可以同时使用阻塞赋值和非阻塞赋值。选项：A、正确B、错误正确答案:【错误】9、问题：以下描述语句得到的结果一定是a=1,b=1,c=1begina=1;b=a;c=b;end选项：A、正确B、错误正确答案:【错误】10、问题：寄存器就是触发器，或者説是由触发器构成的。选项：A、正确B、错误正确答案:【正确】11、问题：锁存器对脉冲电平敏感，在特定输入脉冲电平（高电平或低电平）作用下随输入改变状态；触发器对脉冲边沿敏感，在时间脉冲的上升沿或下降沿变化瞬间改变状态。（考察锁存器和触发器的区别）选项：A、正确B、错误正确答案:【正确】12、问题：阻塞赋值一般用于描述电平敏感的电路，例如组合逻辑电路和锁存器；非阻塞赋值一般用于描述边沿敏感的电路，例如触发器。选项：A、正确B、错误正确答案:【正确】13、填空题：使用远程实验平台虚拟面板验证单端口寄存器堆的功能寄存器能够装入数据的条件是时钟使能信号Load为________（0/1）并且________（有/没有）时钟上升沿。如果Load=0，有时钟上升沿，寄存器的内容将________（更新/保持不变）。注意，三个填空的答案之间用#隔开，例如：0#有#更新正确答案:【1#有#保持不变】14、填空题：使用远程实验平台虚拟面板验证单端口寄存器堆的功能执行下面的写操作操作，给寄存器堆内各个寄存器写入相应的值，完成后，寄存器R2的值应为__________（5/6/7/8）。DINDEXLoadCLK0101001产生一个0110011产生一个0111101产生一个1000111产生一个正确答案:【7】15、填空题：使用远程实验平台虚拟面板验证单端口寄存器堆的功能读出各个寄存器的值，比较与写操作中保存在寄存器中的值是否一致。单端口寄存器读操作_________（需要/不需要）等待时钟到来。单端口寄存器_________（可以/不可以）同时写入和读出不同寄存器的值，因为它读操作和写操作地址端口index是________（独立的/共用的）。注意，三个填空的答案之间用#隔开。正确答案:【不需要#不可以#共用的】16、填空题：使用远程实验平台虚拟面板验证三端口寄存器堆的功能执行下面的写操作操作，给寄存器堆内各个寄存器写入相应的值，完成后，读出各个寄存器的值，比较与写操作中保存在寄存器中的值是否一致，寄存器R3的值应为__________（5/6/7/8）。DWAWECLK0101001产生一个0110011产生一个0111101产生一个1000111产生一个正确答案:【8】17、填空题：使用远程实验平台虚拟面板验证三端口寄存器堆的功能三端口寄存器读操作的地址端口是________（WA/RA），写操作的地址端口是________（WA/RA），即读操作的和写操作的地址端口WE是_________（独立的/共用的）。注意，三个填空的答案之间用#隔开，例如：0#有#更新正确答案:【RA#WA#独立的】18、填空题：使用远程实验平台虚拟面板验证三端口寄存器堆的功能该三端口寄存器_________（可以/不可以）在写入_________（1/2）个寄存器的同时读出__________（1/2）个寄存器的值。正确答案:【可以#1#2】单元测验061、问题：选出右移移位寄存器选项：A、moduleShifter(inputDsi,inputCLK,outputreg[3:0]Q);always@(posedegclk)beginQ[3]=Dsi;Q[2]=Q[3];Q[1]=Q[2];Q[0]=Q[1];endendmoduleB、moduleShifter(inputDsi,inputCLK,outputreg[3:0]Q);always@(posedegclk)beginQ[3]=Q[2];Q[2]=Q[1];Q[1]=Q[0];Q[0]=Dsi;endendmoduleC、moduleShifter(inputDsi,inputCLK,outputreg[0:3]Q);always@(posedegclk)beginQ[0]=Dsi;Q[1]=Q[0];Q[2]=Q[1];Q[3]=Q[2];endendmoduleD、moduleShifter(inputDsi,inputCLK,outputreg[0:3]Q);always@(posedegclk)Q[0:3]={Dsi,Q[0:2]};endmoduleE、moduleShifter(inputDsi,inputCLK,outputreg[0:3]Q);always@(posedegclk)Q[0:3]={Q[1:3],Dsi};endmoduleF、moduleShifter(inputDsi,input[3:0]In,inputCLK,outputreg[3:0]Q);always@(posedegclk)if(Load)Q=In;elseQ={Dsi,Q[3:1]};endmoduleG、moduleShifter(inputDsi,inputCLK,reset,outputreg[3:0]Q);always@(posedgeclkorposedgereset)if(reset)Q=4'b1000;elseQ={Q[2:0],Q[3]};endmodule正确答案:【moduleShifter(inputDsi,inputCLK,outputreg[3:0]Q);always@(posedegclk)beginQ[3]=Dsi;Q[2]=Q[3];Q[1]=Q[2];Q[0]=Q[1];endendmodule#moduleShifter(inputDsi,inputCLK,outputreg[0:3]Q);always@(posedegclk)beginQ[0]=Dsi;Q[1]=Q[0];Q[2]=Q[1];Q[3]=Q[2];endendmodule#moduleShifter(inputDsi,inputCLK,outputreg[0:3]Q);always@(posedegclk)Q[0:3]={Dsi,Q[0:2]};endmodule#moduleShifter(inputDsi,input[3:0]In,inputCLK,outputreg[3:0]Q);always@(posedegclk)if(Load)Q=In;elseQ={Dsi,Q[3:1]};endmodule】2、填空题：使用远程实验平台虚拟面板验证流水灯根据设计要求，并行装载是将输入端数据装入到移位寄存器，并行装载的时钟使能信号是________(iLoad/iEnable)。右移的时钟使能信号是________(iLoad/iEnable)。注意，多个填空的答案之间用#隔开，例如：三个空，答案填写为：0#有#更新正确答案:【iLoad#iEnable】3、填空题：使用远程实验平台虚拟面板验证流水灯本实验设计的流水灯移位寄存器是将移位寄存器________(内部保存的数据Q/输入端数据iD)移位。正确答案:【内部保存的数据Q】4、填空题：使用远程实验平台虚拟面板验证流水灯在时钟上升沿到来时，如果并行装载和右移的控制信号同时有效，该流水灯的功能是________(并行载入/右移)。正确答案:【并行载入】5、填空题：如果想实现逻辑右移，需要将________（0/1/Q[7]/Q[0])连接到iLeftIn。正确答案:【0】6、填空题：如果想实现算术右移，需要将________（0/1/Q[7]/Q[0])连接到iLeftIn。正确答案:【Q[7]】7、填空题：如果想实现循环右移，需要将________（0/1/Q[7]/Q[0])连接到iLeftIn。正确答案:【Q[0]】8、填空题：根据编译结果，范例1的逻辑资源占用比范例2____（多/少）。正确答案:【少】9、填空题：使用远程实验平台虚拟面板验证跳跃流水灯发现，循环左移7位相当于循环右移___位。正确答案:【1】10、填空题：Verilog的运算符“”是____（左移/右移）运算符。正确答案:【右移】11、填空题：Verilog的算术右移运算符是“____”。正确答案:【>>>】单元测验071、问题：模2计数器的输出状态包括选项：A、0B、1C、00D、01E、10F、11正确答案:【0#1】2、问题：以下代码描述的是________.modulecounter(inputClock,Reset,outputreg[3:0]Q);always@(posedgeClock,posedgeReset)if(Reset==1)Q=0;elseQ=Q+1;endmodule选项：A、模16计数器B、二进制计数器C、加法计数器D、模4计数器E、异步复位计数器正确答案:【模16计数器#二进制计数器#加法计数器#异步复位计数器】3、问题：选出16分频计数器选项：A、modulecounter(inputClock,Reset,outputclkout);reg[7:0]Q;always@(posedgeClock,posedgeReset)if(Reset==1)Q=0;elseQ=Q+1;assignclkout=Q[3];endmoduleB、?modulecounter(inputClock,Reset,outputregclkout);reg[7:0]Q;always@(posedgeClock,posedgeReset)if(Reset==1)beginQ=0;clkout=0;endelseif(Q==16)beginclkout=~clkout;Q=0;endelseQ=Q+1;endmoduleC、modulecounter(inputClock,Reset,outputregclkout);reg[7:0]Q;always@(posedgeClock,posedgeReset)if(Reset==1)beginQ=0;clkout=0;endelseif(Q==8)beginclkout=~clkout;Q=0;endelseQ=Q+1;endmoduleD、modulecounter(inputClock,Reset,outputregclkout);reg[7:0]Q;always@(posedgeClock,posedgeReset)if(Reset==1)beginQ=0;clkout=0;endelseif(Q==7)beginclkout=~clkout;Q=0;endelseQ=Q+1;endmodule正确答案:【modulecounter(inputClock,Reset,outputclkout);reg[7:0]Q;always@(posedgeClock,posedgeReset)if(Reset==1)Q=0;elseQ=Q+1;assignclkout=Q[3];endmodule#modulecounter(inputClock,Reset,outputregclkout);reg[7:0]Q;always@(posedgeClock,posedgeReset)if(Reset==1)beginQ=0;clkout=0;endelseif(Q==7)beginclkout=~clkout;Q=0;endelseQ=Q+1;endmodule】4、问题：计数器对输入时钟脉冲进行计数，也用于分频、定时、产生节拍脉冲选项：A、正确B、错误正确答案:【正确】5、问题：按时钟输入方式，可以分为同步和异步计数器；按进位体制，可以分开二进制、十进制、任意进制计数器；按计数方向，可以分为加法，减法，可逆计数器。选项：A、正确B、错误正确答案:【正确】6、问题：可逆计数器既可加1计数又可减1计数。选项：A、正确B、错误正确答案:【正确】7、问题：计数器具有分频特性，8位计数器可以实现256分频选项：A、正确B、错误正确答案:【正确】8、问题：假设一个二进制计数器的输出为Q[7:0]，如果希望将10MHz时钟分频得到1.25MHz的时钟，可以采用计数器的Q[1]位作为分频后的时钟。选项：A、正确B、错误正确答案:【错误】9、填空题：使用远程实验平台虚拟面板验证自动移动的流水灯，系统提供给VisuralBoard的时钟频率是____MHz，周期是____us，直接用它作移动寄存器的时候，肉眼无法分辨出流水灯的移动，因为一般情况下高于40Hz人眼就无法灵敏地感知光源闪烁了，所以需要设计分频器。注意，多个填空的答案之间用#隔开，例如：三个空，答案填写为：0#有#更新正确答案:【10#0.1】10、填空题：使用远程实验平台虚拟面板验证参考范例的流水灯，设置平台的自动刷新频率为____ms（忽略小数部分），使刷新的时间等于流水灯移动的间隔时间，就可以看到流水灯匀速的运动。正确答案:【838##%_YZPRLFH_%##839】单元测验081、问题：设计一个需要16个状态的控制器电路，使用哪种编码方式需要的触发器最多？尽管使用的触发器最多，但是这种编码方式使得在状态比较时仅仅需要比较一个位，可能节省译码逻辑需要的片上资源。选项：A、二进制编码SequentialB、格雷码GrayC、约翰逊码JohnsonD、独热编码one-hot正确答案:【独热编码one-hot】2、问题：下面哪一种是one-hot编码选项：A、0：00001：00012：00113：0111B、0：00001：00012：00103：0011C、0：00011：00102：01003：1000D、0：00001：00012：00113：0010正确答案:【0：00011：00102：01003：1000】3、问题：有限状态机的应用包括选项：A、硬件电路控制器B、网络协议C、软件应用D、编译器正确答案:【硬件电路控制器#网络协议#软件应用#编译器】4、问题：状态机的编码方式可以是（）选项：A、二进制编码SequentialB、格雷码GrayC、约翰逊码JohnsonD、独热编码one-hot正确答案:【二进制编码Sequential#格雷码Gray#约翰逊码Johnson#独热编码one-hot】5、问题：哪种编码方式在相邻状态转换时只有一个状态位发生翻转选项：A、二进制编码SequentialB、格雷码GrayC、约翰逊码JohnsonD、独热编码one-hot正确答案:【格雷码Gray#约翰逊码Johnson】6、问题：选出摩尔型状态机选项：A、modulefsm(inputclk,acc,brake,reset,output[1:0]speed);reg[1:0]state;reg[1:0]next_state;localparamSTOP=2b00;localparamLOW=2b01;localparamMEDIUM=2b10;localparamHIGH=2b11;//状态转换always@(posedgeclkorposedegreset)if(reset)state=STOP;elsestate=next_state;//次态计算always@(*)case(state)STOP:if(acc!brake)next_state=LOW;elsenext_state=STOP;LOW:if(brake)next_state=STOP;elseif(acc)next_state=MEDIUM;elsenext_state=LOW;MEDIUM:if(brake)next_state=LOW;elseif(acc)next_state=HIGH;elsenext_state=MEDIUM;HIGH:if(brake)next_state=MEDIUM;elsenext_state=HIGH;endcase//输出逻辑assignspeed=state;endmoduleB、modulefsm(inputclk,acc,brake,reset,inputeasy,output[1:0]speed);reg[1:0]state;reg[1:0]next_state;localparamSTOP=2b00;localparamLOW=2b01;localparamMEDIUM=2b10;localparamHIGH=2b11;//状态转换always@(posedgeclkorposedegreset)if(reset)state=STOP;elsestate=next_state;//次态计算always@(*)case(state)STOP:if(acc!brake)next_state=LOW;elsenext_state=STOP;LOW:if(brake)next_state=STOP;elseif(acc)next_state=MEDIUM;elsenext_state=LOW;MEDIUM:if(brake)next_state=LOW;elseif(acc)next_state=HIGH;elsenext_state=MEDIUM;HIGH:if(brake)next_state=MEDIUM;elsenext_state=HIGH;endcase//输出逻辑assignspeed=easy?2b01:state;endmoduleC、modulefsm(inputclk,acc,brake,reset,output[1:0]speed);enumbit[3:0]{STOP=4b0001,LOW=4b0010,MEDIUM=4b0100,HIGH=4b1000,}state,next_state;always@(posedgeclkorposedegreset)if(reset)state=STOP;elsestate=next_state;always@(*)case(state)STOP:speed=2b00;if(acc!brake)next_state=LOW;elsenext_state=STOP;LOW:speed=2b01;if(brake)next_state=STOP;elseif(acc)next_state=MEDIUM;elsenext_state=LOW;MEDIUM:speed=2b10;if(brake)next_state=LOW;elseif(acc)next_state=HIGH;elsenext_state=MEDIUM;HIGH:speed=2b110;if(brake)next_state=MEDIUM;elsenext_state=HIGH;endcaseendmoduleD、modulefsm(inputclk,acc,brake,reset,output[1:0]speed);reg[1:0]state;localparamSTOP=2b00;localparamLOW=2b01;localparamMEDIUM=2b10;localparamHIGH=2b11;assignspeed=state;always@(posedgeclk)case(state)STOP:if(acc!brake)state=LOW;LOW:if(brake)state=STOP;elseif(acc)state=MEDIUM;MEDIUM:if(brake)state=LOW;elseif(acc)state=HIGH;HIGH:if(brake)state=MEDIUM;elsestate=HIGH;endcaseendmodule正确答案:【modulefsm(inputclk,acc,brake,reset,output[1:0]speed);reg[1:0]state;reg[1:0]next_state;localparamSTOP=2b00;localparamLOW=2b01;localparamMEDIUM=2b10;localparamHIGH=2b11;//状态转换always@(posedgeclkorposedegreset)if(reset)state=STOP;elsestate=next_state;//次态计算always@(*)case(state)STOP:if(acc!brake)next_state=LOW;elsenext_state=STOP;LOW:if(brake)next_state=STOP;elseif(acc)next_state=MEDIUM;elsenext_state=LOW;MEDIUM:if(brake)next_state=LOW;elseif(acc)next_state=HIGH;elsenext_state=MEDIUM;HIGH:if(brake)next_state=MEDIUM;elsenext_state=HIGH;endcase//输出逻辑assignspeed=state;endmodule#modulefsm(inputclk,acc,brake,reset,output[1:0]speed);enumbit[3:0]{STOP=4b0001,LOW=4b0010,MEDIUM=4b0100,HIGH=4b1000,}state,next_state;always@(posedgeclkorposedegreset)if(reset)state=STOP;elsestate=next_state;always@(*)case(state)STOP:speed=2b00;if(acc!brake)next_state=LOW;elsenext_state=STOP;LOW:speed=2b01;if(brake)next_state=STOP;elseif(acc)next_state=MEDIUM;elsenext_state=LOW;MEDIUM:speed=2b10;if(brake)next_state=LOW;elseif(acc)next_state=HIGH;elsenext_state=MEDIUM;HIGH:speed=2b110;if(brake)next_state=MEDIUM;elsenext_state=HIGH;endcaseendmodule#modulefsm(inputclk,acc,brake,reset,output[1:0]speed);reg[1:0]state;localparamSTOP=2b00;localparamLOW=2b01;localparamMEDIUM=2b10;localparamHIGH=2b11;assignspeed=state;always@(posedgeclk)case(state)STOP:if(acc!brake)state=LOW;LOW:if(brake)state=STOP;elseif(acc)state=MEDIUM;MEDIUM:if(brake)state=LOW;elseif(acc)state=HIGH;HIGH:if(brake)state=MEDIUM;elsestate=HIGH;endcaseendmodule】7、问题：设计FSM应该注意（）选项：A、建议先画状态图再写代码B、建议采用三段式结构C、建议使用参数定义状态编码，状态名称尽量反映其含义D、复位后状态机应该有一个确定的状态正确答案:【建议先画状态图再写代码#建议采用三段式结构#建议使用参数定义状态编码，状态名称尽量反映其含义#复位后状态机应该有一个确定的状态】8、问题：有限状态机FiniteStateMachine是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型，状态机应用范围很广，例如硬件电路系统设计。选项：A、正确B、错误正确答案:【正确】9、问题：在数字电路中，可以使用逻辑逻辑门和触发器构建状态机。更具体地说，状态机是组合逻辑和时序逻辑的特殊组合，硬件实现上需要一个用来存储状态的寄存器（时序逻辑块），一个决定状态转换的组合逻辑块，以及一个决定状态机输出的组合逻辑块。选项：A、正确B、错误正确答案:【正确】10、问题：摩尔Moore型状态机的输出仅取决于当前状态，即当输入信号有变化时，输出在整个状态期间保持不变选项：A、正确B、错误正确答案:【正确】11、问题：米利Mealy型状态机的输出除了受当前状态影响，还直接受输入影响，因此输出变化可能出现在任何时刻选项：A、正确B、错误正确答案:【正确】12、问题：以下是一个米利型状机modulefsm(inputclk,acc,brake,reset,output[1:0]speed);reg[1:0]state;reg[1:0]next_state;localparamSTOP=2b00;localparamLOW=2b01;localparamMEDIUM=2b10;localparamHIGH=2b11;//状态转换always@(posedgeclkorposedegreset)if(reset)state=STOP;elsestate=next_state;//次态计算always@(*)case(state)STOP:if(accamp;amp;!brake)next_state=LOW;elsenext_state=STOP;LOW:if(brake)next_state=STOP;elseif(acc)next_state=MEDIUM;elsenext_state=LOW;MEDIUM:if(brake)next_state=LOW;elseif(acc)next_state=HIGH;elsenext_state=MEDIUM;HIGH:if(brake)next_state=MEDIUM;elsenext_state=HIGH;endcase//输出逻辑assignspeed=state;endmodule选项：A、正确B、错误正确答案:【错误】13、问题：SystemVerilog里可以使用枚举类型定义状态编码，关键字enum.选项：A、正确B、错误正确答案:【正确】14、问题：参数化设计方法中，parameter和localparam定义的参数，在顶层模块中实例化时都可以传递到底层模块。选项：A、正确B、错误正确答案:【错误】15、问题：以下是一个摩尔型状态机modulefsm(inputclk,acc,brake,reset,inputeasy,output[1:0]speed);reg[1:0]state;reg[1:0]next_state;localparamSTOP=2b00;localparamLOW=2b01;localparamMEDIUM=2b10;localparamHIGH=2b11;//状态转换always@(posedgeclkorposedegreset)if(reset)state=STOP;elsestate=next_state;//次态计算always@(*)case(state)STOP:if(accamp;amp;!brake)next_state=LOW;elsenext_state=STOP;LOW:if(brake)next_state=STOP;elseif(acc)next_state=MEDIUM;elsenext_state=LOW;MEDIUM:if(brake)next_state=LOW;elseif(acc)next_state=HIGH;elsenext_state=MEDIUM;HIGH:if(brake)next_state=MEDIUM;elsenext_state=HIGH;endcase//输出逻辑assignspeed=easy?2b01:state;endmodule选项：A、正确B、错误正确答案:【错误】单元测验091、问题：选出正确的负数的4位补码与真值的对应关系选项：A、补码：1101真值：-3B、补码：1011真值：-5C、补码：1000真值：-8D、补码：1111真值：-1E、补码：1100真值：-4F、补码：1110真值：-2G、补码：1010真值：-6H、补码：1001真值：-7正确答案:【补码：1101真值：-3#补码：1011真值：-5#补码：1000真值：-8#补码：1111真值：-1#补码：1100真值：-4#补码：1110真值：-2#补码：1010真值：-6#补码：1001真值：-7】2、问题：加减运算电路参考设计中，如果操作数{y3,y2,y1,y0}=4'b0101,选出下列描述正确的选项选项：A、当M=0时,C0=0,{b3,b2,b1,b0}的值为1010B、当M=0时,C0=0,{b3,b2,b1,b0}的值为0101C、当M=1时,C0=1,{b3,b2,b1,b0}的值为1010D、当M=1时,C0=1,{b3,b2,b1,b0}的值为0101正确答案:【当M=0时,C0=0,{b3,b2,b1,b0}的值为0101#当M=1时,C0=1,{b3,b2,b1,b0}的值为1010】3、问题：加减运算电路参考设计中，ADDER模块将操作数A，B，C0的值相加，在提供的参考代码里可以看到：assignresult=A+B+C0;理解通过增加门电路逻辑使得加法器实现补码加减运算的原理。选项：A、使运算电路的输出F=X+Y，要使M＝０B、使运算电路的输出F=X+Y，要使M＝１C、使运算电路的输出F=X－Y，要使M＝０D、使运算电路的输出F=X－Y，要使M＝１正确答案:【使运算电路的输出F=X+Y，要使M＝０#使运算电路的输出F=X－Y，要使M＝１】4、问题：对照标志位和真值，选出正确的描述。选项：A、溢出标志OF是按照无符号数的；进位标志CF是按照补码运算的结果设置的。B、溢出标志OF是按照补码的运算结果设置的；进位标志CF是按照无符号数运算的结果设置的。C、如果运算数是无符号数，运算结果是否溢出是C反映的；如果运算数是有符号补码数，运算结果是否溢出是由O反映的。D、如果运算数是无符号数，运算结果是否溢出是O反映的；如果运算数是有符号补码数，运算结果是否溢出是由C反映的。正确答案:【溢出标志OF是按照补码的运算结果设置的；进位标志CF是按照无符号数运算的结果设置的。#如果运算数是无符号数，运算结果是否溢出是C反映的；如果运算数是有符号补码数，运算结果是否溢出是由O反映的。】5、问题：4位二进数制能表示数值的范围是_____。选项：A、4位补码能表示数值范围是-7~+8B、4位补码能表示数值范围是-8~+7C、4位无符号数能表示数值的范围是０－１５D、4位无符号数能表示数值的范围是１－１６正确答案:【4位补码能表示数值范围是-8~+7#4位无符号数能表示数值的范围是０－１５】6、问题：减法运算是转换为加法计算的，设置M=1，F=X-Y，此时：选项：A、A=XB、B=YC、B=Y的反D、C0=０E、C0=１正确答案:【A=X#B=Y的反#C0=１】7、问题：实验任务加减电路，使用与或门构成数据选择器，通过M２M１Ｍ０三个控制可以实现多种运算功能，选出对应关系正确的描述：选项：A、M２＝０，M１＝０，M０＝０传送X（MOV），实现F＝XB、M２＝０，M１＝０，M０＝１加法（ADD），实现F＝X＋YC、M２＝１，M１＝１，M０＝０减法（SUB），实现F＝X－YD、M２＝１，M１＝０，M０＝０加１（INC），实现F＝X＋１E、M２＝０，M１＝１，M０＝０减１（DEC），实现F＝X－１正确答案:【M２＝０，M１＝０，M０＝０传送X（MOV），实现F＝X#M２＝０，M１＝０，M０＝１加法（ADD），实现F＝X＋Y#M２＝１，M１＝１，M０＝０减法（SUB），实现F＝X－Y#M２＝１，M１＝０，M０＝０加１（INC），实现F＝X＋１】8、问题：验证加减运算电路,令运算电路做做加法运算F=X+Y,将运算数和运算结果视为无符号数,分析运算数和运算结果的真值?选项：A、运算操作数:1000+0001，对应的运算数和结果真值:8+1=9B、运算操作数:1101+1100，对应的运算数和结果真值:13+12=9,进位标志为1C、运算操作数:0100+0010,对应的运算数和结果真值:4+2=6D、运算操作数:0000+0000,对应的运算数和结果真值:0+0=0,零标志为1E、运算操作数:1111+0001,对应的运算数和结果真