在线网课知道《EDA技术与应用(山东科大)》单元测试考核答案

第一章单元测试第二章单元测试第三章单元测试第四章单元测试第五章单元测试第六章单元测试第七章单元测试第八章单元测试第九章单元测试第一章单元测试1.【多选题】(100分)正确答案：ABCD硬件描述语言主要有哪些？（）A.VHDLB.VerilogC.AHDLD.SystemVerilog第二章单元测试1【单选题】(20分)下列不属于VerilogHDL算数运算符的是（）A.%B.+C.=D.-2【单选题】(20分)在verilog语言中，a=4b'1011，那么&a=（）A.1b'1B.4b'1011C.4b'1111D.1b'03【单选题】(20分)5’b100112等于（）A.5’b11100B.7’b0011100C.5’b00100D.7’b00100114【单选题】(20分){4{a}}等于（）A.{a:a:a:a}B.{a;a;a;a}C.{a,a,a,a}D.{a}5【单选题】(20分)下列关于阻塞赋值运算（如b=a;）说法错误的是（）A.赋值语句执行完后，块才结束B.b的值在赋值语句执行完后立刻就改变的C.在沿触发的always块中使用时，综合后可能会产生意想不到的结果D.在“always”模块中的reg型信号都采用此赋值方式第三章单元测试1【判断题】(20分假设design为TOP.v，顶层模块名为TOP；TestBench为TOP_TB.v，顶层模块名为TOP_TB，则完整写出Modelsim仿真该设计所用命令为vlibmywork（）A.错B.对2.【多选题】(20分)正确答案：ABCD常见的数字仿真器有（）A.IUSB.VCSC.IverilogD.Modelsim3【判断题】(20分Modelsim中，为禁用其优化，可以在命令行上添加-novopt选项。（）A.对B.错4【判断题】(20分vsim仿真时，是从物理库开始查找模块。（）A.错B.对5【判断题】(20分目前modelsim可以在包含中文的路径中正常执行。（）A.对B.错第四章单元测试1【单选题】(20分)EPF10K20TC144-4具有（）个管脚A.不确定B.144C.15D.842【判断题】(20分FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。（）A.对B.错3【判断题】(20分FPGA基于SRAM结构，每次上电后需要一次配置。（）A.错B.对4【单选题】(20分)大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过（）实现其逻辑功能。A.输出缓冲B.可编程乘积项逻辑C.查找表（LUT）D.输入缓冲5【单选题】(20分)CPLD的可编程是主要基于什么结构（）。A.ROM可编程B.查找表（LUT）C.与或阵列可编程D.PAL可编程第五章单元测试1【单选题】(20分)IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（）A.硬IPB.固IPC.其余都对D.软IP2【单选题】(20分)综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。A.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。B.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。D.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。3【单选题】(20分)基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→时序仿真→编程下载→硬件测试。A.时序仿真B.功能仿真C.逻辑综合D.配置4【单选题】(20分)（）是EDA设计流程的关键步骤。A.综合B.适配C.设计输入D.测试5【单选题】(20分)在EDA中，IP的中文含义是（）A.没有特定意义B.在系统编程C.知识产权核D.网络供应商第六章单元测试1.【多选题】(20分)正确答案：ABD仿真中，下述clk信号值变化，将触发上升沿事件的有：（）。A.01B.Z1C.XZD.0Z2【判断题】(20分由nand门可构建出所有数字逻辑。（）A.对B.错3【判断题】(20分Latch是边沿敏感，DFF是电平敏感。（）A.对B.错4【判断题】(20分always@()语法中，敏感列表不完整，可能导致仿真与综合结果不一致。（）A.错B.对5【判断题】(20分DFF是Verilog语言的内建原语，可以直接例化使用。（）A.错B.对第七章单元测试1【单选题】(20分)关于TestBench的描述，错误的是（）A.TestBench使用硬件描述语言进行编写，可被综合成硬件电路B.TestBench功能包括为待测电路的输入产生激励C.TestBench既可以用来验证电路的功能，也可以用来验证电路的时序D.TestBench可以不含验证待测电路输出信号正确性的功能2【单选题】(20分)关于系统任务的说法，错误的是（）A.$monitor可用来监控信号的变化B.$display可用来输出信号的即时数值C.$strobe用来显示信号在当前时间槽的稳定值D.$write用来将输出信息打印到文件中3【判断题】(20分vcd、fsdb、wlf等格式的文件都是波形文件。（）A.错B.对4【单选题】(20分)关于函数与任务，描述错误的是（）A.函数定义时不能包含输出信号B.函数的定义中，不能包含任何时间控制类的语句C.任务只能在过程语句中被调用，不能作为赋值的结果D.函数可以嵌套调用函数，而任务不能嵌套调用任务5【判断题】(20分可以使用defpara或者parameter语句将某一变量定义为参数。（）A.错B.对第八章单元测试1【单选题】(20分)下面关于有限状态机的说法，错误的是（）A.mealy型有限状态机的输出信号与当前时刻的输入有关B.有限状态机可以与状态转移图相互转换C.有限状态机只能是moore型有限状态机或者mealy型有限状态机中的一种D.moore型有限状态机的输入至少需要一个时钟周期才影响输出2【判断题】(20分独热码状态编码方式消耗更多位的寄存器资源，更易产生电路毛刺，使应尽量避免使用。（）A.对B.错3【判断题】(20分对于状态较多的有限状态机，使用格雷码编码方式相对二进制编码方式可能会消耗更少的寄存器资源。（）A.错B.对4【单选题】(20分)关于有限状态机三段式描述方法与二段式描述方法的区别，错误的（）A.三段式描述方法将次态判断与输出逻辑进行了分离B.三段式描述方法实在二段式描述方法的基础上增加了部分代码C.三段式描述相对二段式描述方法，可以具有更快的输出速度D.三段式描述方法与有限状态机的逻辑抽象形式一致5【单选题】(20分)下面哪一项不是状态转移图的组成元素（）A.转移方向B.状态位置C.信号位宽D.状态名称第九章单元测试1【判断题】(20分下面的代码不会生成多余的锁存器。moduletest(out1,a,b,c,sel);inputa,b,c;outputout1;input[1:0]sel;regout1;always@(aorborcorsel)beginif(sel==2'b10)out1=a;elseif(sel==2'b01)out1=b;elseif(sel==2'b11)out1=c;endendmodule（）A.对B.错2【判断题】(20分下面的代码不存在RTL与综合后门级网表仿真不一致问题。modulecompare(equal,a,b);parametersize=1;outputequal;input[size-1:0]a,b;regequal;always@(*)beginequal=(a==b);endendmodule（）A.对B.错3【判断题】(20分下面的代码，会生成级联电路。moduletest(SEL,A,B,C