嵌入式技术概述-硬件描述语言VHDL介绍-课件

嵌入式技术概述

——硬件描述语言VHDL介绍嵌入式技术概述

——硬件描述语言VHDL介绍HDL语言的种类

HDL语言有上百种：各高等学校、科研院所、EDA公司均有各自的 HDL语言

VHDL：VeryHighSpeedIntegratedCircuitHardware DescriptionLanguage,超高速集成电路硬件描述语言，

IBM公司、TI公司等合作开发，IEEE标准

VerilogHDL：GDA公司开发，Candence公司将其推成IEEE标准， 具有C语言的风格

AHDL：ALTERA公司开发，具有C语言的风格2HDL语言的种类2精品资料精品资料你怎么称呼老师？如果老师最后没有总结一节课的重点的难点，你是否会认为老师的教学方法需要改进？你所经历的课堂，是讲座式还是讨论式？教师的教鞭“不怕太阳晒，也不怕那风雨狂，只怕先生骂我笨，没有学问无颜见爹娘……”“太阳当空照，花儿对我笑，小鸟说早早早……”嵌入式技术概述--硬件描述语言VHDL介绍--ppt课件VHDL语言的程序结构

实体名要与程序文件名一致5VHDL语言的程序结构 实体名要与程序文件名一致5VHDL语言的程序结构

GENERIC类属说明语句

类属：不同于常数，常数只能在设计实体内部赋值，类属的值可以由设计实体外部提供。

通过类属参量轻松改变设计实体的内部电路结构和规模。

综合器支持的数据类型为整型INTEGER6VHDL语言的程序结构 综合器支持的数据类型为整型INTEGVHDL语言的程序结构

PORT端口说明语句

PORT端口：是对一个设计实体界面的说明，即实体的I/O接口，定义了接口的I/O模式和数据类型。

VHDL语言中只有数据类型相同的端口信号才能相互作用

BIT BIT_VECTOR STD_LOGIC STD_LOGIC_VECTOR IN、OUT、BUFFER、INOUT7VHDL语言的程序结构 VHDL语言中只有数据类型相同的端口VHDL语言的程序结构

LIBRARY库

IEEE库：包含IEEE标准程序包和一些工业标准的程序包，IEEE库中程序包并不全符合VHDL标准，需要使用USE语句声明

STD库：包含STANDARD和textio两个标准程序包，STD库符合VHDL标准，无需USE语句声明

WORK库：用户的VHDL设计的当前工作库，不必声明

VITAL库：VHDL仿真器使用，平常很少使用该库

用户自定义库：用户自定义设计的库，用于源码继承，需要USE语句声明8VHDL语言的程序结构8VHDL语言的程序结构

LIBRARY库

调用库的语句格式：9VHDL语言的程序结构9VHDL语言的语言要素

VHDL的文字规则：数字型文字、字符串、标识符、下标名、段名

数据对象：信号、变量、常量

数据类型：布尔数据类型、位数据类型、位矢量数据类型、字符数据类型、整数数据类型、自然数和正整数数据类型、实数数据类型、字符串数据类型、时间数据类型、错误等级数据类型

标准逻辑数据类型、标准逻辑矢量数据类型

操作符：逻辑操作符、关系操作符、符号操作符、算术操作符10VHDL语言的语言要素10VHDL语言的语言要素

信号：SIGNAL 1）信号的赋值是有延迟的，信号用于不同进程之间信息的 传递，类似于电路连接的导线；

2）信号具有全局特性，在实体中定义的信号，对应的结构 体均可见，在进程和子程序中不能定义信号。

3）信号的初始值仅在VHDL的行为仿真中有效。11VHDL语言的语言要素11VHDL语言的语言要素

变量：VARIABLE 1）变量的赋值是没有延迟的；

2）变量是局部的，可以在结构体、进程、子程序中定义， 但只能在进程和子程序中使用。

3）变量的初始值在综合过程中会忽略。12VHDL语言的语言要素12VHDL语言的语言要素

常量（常数）：CONSTANT 1）常量的值在程序中不可修改；

2）常量可以在实体、结构体、程序包、块、进程、子程序 中定义。

3）常量的可视性取决于其定义的位置。13VHDL语言的语言要素13VHDL语言的语句

顺序语句：顺序语句用于进程和子程序中，

仿真执行：顺序语句的执行是顺序的 综合后：顺序语句的执行是并行的 并行语句：并行语句用于结构体中， 并行语句的执行是同步的、并行执行的，与书写 顺序无关14VHDL语言的语句14VHDL语言的语句

顺序语句： 赋值语句

IF语句

CASE语句

LOOP语句

NEXT语句

EXIT语句

WAIT语句（WAITUNTIL）

子程序调用语句15VHDL语言的语句 15VHDL语言的语句

赋值语句 信号赋值：信号赋值有延迟，发生在进程结束时；

信号具有全局性 变量赋值：变量赋值无延迟，是一种延迟为零的赋值 行为，变量具有局部性 同一进程中，同一信号有多个赋值源时，信号获得最 后一个赋值源的值； 同一信号不允许在多个进程中赋值。16VHDL语言的语句 16VHDL语言的语句

IF语句

17VHDL语言的语句 17VHDL语言的语句

CASE语句

18VHDL语言的语句 18VHDL语言的语句

WAITUNTIL语句

19VHDL语言的语句 19VHDL语言的语句

子程序调用语句 过程：PROCEDURE，通过参数返回值，返回语句必须 无条件

函数：FUNCTION，参量只能是输入，返回一个指定数 据类型的值，返回语句必须有条件20VHDL语言的语句 20VHDL语言的语句

21VHDL语言的语句 21VHDL语言的语句

子程序调用语句

名字关联法 位置关联法22VHDL语言的语句 名字关联法22VHDL语言的语句

并行语句： 信号赋值语句

过程调用语句 并行信号赋值语句

进程语句 块语句

元件例化语句 生成语句23VHDL语言的语句 23VHDL语言的语句

并行信号赋值语句

条件型并行信号赋值语句

选择型并行信号赋值语句24VHDL语言的语句 24VHDL语言的语句

进程语句 进程语句是VHDL中使用最频繁的语句； 具有并行执行和顺序执行的双重性； 进程语句的工作方式可以是组合逻辑，也可以是时序逻辑；25VHDL语言的语句 25VHDL语言的语句

进程语句

定义局部量：数据类型、常量、 变量、属性、子程序不能定义信号、共享变量

赋值语句、进程启动语句、子程序调用语句、IF语句、CASE语句

敏感信号为输入信号 敏感信号发生变化时“启动”或“激活”进程26VHDL语言的语句 定义局部量：数据类型、常量、 VHDL语言的语句

块语句 块语句是一种将并行语句进行组合的方法，目的是改善语句的可读性和结构性，对电路功能无影响。

结构体中说明部分可说明的对象都可在BLOCK的说明部分进行说明

BLOCK中定义的数据类型、数据对象、子程序等都是局部的，只适用于当前BLOCK27VHDL语言的语句 结构体中说明部分可说明的对象都可在BVHDL语言的语句

元件例化语句

元件例化是VHDL设计实体实现自上而下层次设计的途径； 元件例化：1）将底层的设计实体定义为一个元件；2）利用元件例化语句将定义的元件与当前设计实体中的指定端口连接：为当前设计实体引入一个低一级的设计层次。28VHDL语言的语句 28VHDL语言的语句

元件例化语句

名字关联方式位置关联方式放在当前设计实体的结构体的说明部分29VHDL语言的语句 名字关联方式放在当前设计实29VHDL语言的语句 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYs_dffIS PORT(din,clk:INSTD_LOGIC; qout:OUTSTD_LOGIC); ENDENTITYs_dff; ARCHITECTUREs_dff_behaveOFs_dffIS SIGNALqout_buf:STD_LOGIC; BEGIN qout<=qout_buf; aa:PROCESS(clk)BEGINIFclk’eventandclk=‘1’THEN qout_buf<=din;ENDIF;ENDPROCESSaa; ENDARCHITECTUREs_dff_behave;

LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYtopIS PORT(din1,din2,clk1,clk2:INSTD_LOGIC; qout1,qout2:OUTSTD_LOGIC); ENDENTITYtop; ARCHITECTUREtop_behaveOFtopIS COMPONENTs_dffIS PORT(din,clk:INSTD_LOGIC; qout:OUTSTD_LOGIC); ENDCOMPONENT; BEGIN u1:s_dffPORTMAP(din1,clk1,qout1); u2:s_dffPORTMAP(din=>din2, clk=