(17.4.2)-课件 CH4-2 随机存取存储器

4.2随机存取存储器RAM要求：*SRAM与DRAM的主要特点（了解）*常用存储器芯片及其与系统的连接（掌握）*存储器扩展技术（掌握）一、静态随机存取存储器(SRAM)

1、特点速度快(20ns-40ns,有的小于1ns)，不需刷新，外围电路比较简单，但集成度低(6个MOS管存储一个2进制位，存储容量小)，功耗大。常用作PC机中的高速缓冲存储器Cache。译码电路存储矩阵读写电路……地址线数据线控制电路片选读写存储器内部结构示意图其中：A12~A0：地址线，13根，存储单元个数：213=8KIO7~IO0：数据线，8根，每个存储单元8位/WE：写允许信号，由CPU的/WR控制/OE：读允许信号，由CPU的/RD控制/CE1,CE2：片选，同时有效才能工作Vcc：+5V,GND：地NC：没用的引脚12345678910111213142827262524232221201918171615

6264NCA4A5A6A7A8A9A10A11A12IO0IO1IO2GNDVcc/WECE2A3A2A1/OEA0/CE1IO7IO6IO5IO4IO32、静态RAM的例子

典型的SRAM芯片6264(8K×8位)；引脚图：下图为6264芯片与CPU的一般连接：OEWECE1CE2D7-D0IO7~IO0A12-A0A12~A0SRAM6264地址译码器RDWR图4.5SRAM与CPU的连接图地址译码器输入一般由高位地址线、M/IO构成。二、动态随机存取存储器(DRAM)1、特点动态刷新：因为DRAM是利用电容存储电荷来保存信息，而电容上的电荷会逐渐泄漏，故需要定时充电以维持存储内容不丢失。分行地址、列地址外围电路复杂：因为需要设置刷新电路。刷新时间间隔：一般为几微秒～几毫秒，典型值2ms。DRAM集成度高(存储容量大，可达1Gbit/片以上)，功耗低，但速度慢(100-200ns左右)。是内存条(主存)、显卡显存的主要器件。2、动态RAM例子2164是64K×1的DRAM芯片，其中：A7~A0

：地址线/WE：读/写控制线1：读出，0：写入/RAS：行选通信号/CAS：列选通信号DIN：数据输入DOUT：数据输出Vcc：+5V，GND：地先送行地址及/RAS，再送列地址及/CAS，同时设置/WE，/CAS视为片选。3、动态RAM与CPU的连接

CPU与DRAM之间需要DRAM控制器解决信号转换及刷新控制等问题。地址总线读/写WR地址多路器定时发生器DRAM数据缓冲器地址RASCAS仲裁电路刷新定时器刷新地址计数器CPUDRAM控制器逻辑框图地址多路器：将地址转换为行、列地址仲裁电路：协调CPU读写请求与刷线定时器请求定时发生器：提供行列选通及写信号，控制刷新地址计数器。三、高速缓冲存储器（Cache）

主要由硬件来实现，对程序员是透明的。理解：Cache的基本概念基本工作原理了解：命中率Cache的分级体系结构1、为什么需要高速缓存？高速CPU与低速内存工作速度不匹配例如：800MHz的PIIICPU的一条指令执行时间约为1.25ns，而133MHz的DRAM存取时间为7.5ns，即83%的时间CPU都处于等待状态。2、解决方案CPU插入等待周期——降低了运行速度，效率低；采用高速RAM——成本太高；在CPU和RAM之间插入高速缓存——成本上升不多、但速度可大幅度提高。3、Cache工作原理基于程序执行的两个特征：程序访问的局部性：过程、循环。数据存取的局部性：数据相对集中存储。将频繁访问的指令、数据存放在高速（与CPU速度相当）的SRAM——高速缓存Cache中。CPU读取存储器时，若所需数据在Cache中，则称Cache命中；32K缓存，命中率86％；64K，命中率可达92％。如果不中，则按一定算法从内存读取新的数据。Cache的工作原理示意图Cache控制器DRAM控制器CacheRAM2ns~40ns32KB~64KBCPU80386（