微型计算机原理与接口技术课件

微型计算机原理与接口技术

2第1章微机结构的发展和特点1·1微处理器发展概述1·2微机的组成1·3微处理器结构

1·4PC系列微机基本结构31.1微处理器发展概述 微处理器的发展经历了六个阶段：第一代微处理器（1971~1973）：典型代表： Intel4004、Intel4040（4位） Intel8008（8位）特点：工作速度很慢、微处理器的指令系统简单、速度慢，运算能力差。4第二代微处理器（1974~1977）：典型代表： Intel8080/8085（8位） Zilog公司的Z80（8位） Motorola公司的6800（8位）特点：运算速度是第一代的10~15倍，具有典型的体系结构以及中断、DMA功能。具有较完善的指令系统。配有简单的操作系统（如CP/M）和高级语言（如汇编、BASIC等）。5第三代微处理器（1978~1984）：典型代表： Intel公司的8086/8088（16位）--80286 Motorola的68000/68010（16位） Zilog的Z8000（16位）特点：速度进一步提高，在体系结构方面开始采用虚拟存储和存储保护等大型机的设计思想。推出PC/XT机和PC/AT机（286）6第四代微处理器（1985~1992）：

典型代表：

Intel80386（32位）

Intel80486（32位）：386、387、Cache特点：三种工作模式（实地址模式、虚地址模式、虚拟8086模式）；486采用RISC（精简指令集计算机）技术和时钟倍频技术，运算速度得到提高，微机的体系结构发生了重大变革。7第五代微处理器（1993~1996）：典型代表：

IntelPentium（P5）：64DB，32AB IntelPentiumMMX特点：采用了分支预测技术，处理器效率得到提高；指令固化；高速缓存…8第六代及其后的微处理器（1996~）典型代表：

IntelPentiumPro

IntelPentiumII IntelPentiumIII IntelPentinum4 IntelItanium（64位）9小结（微处理器发展）4004/4040（4位）8080/8085（8位）8086/8088（16位）80386/80486（32位）Pentium/PentiumMMXPentiumPro/II/III/4101.2微机的组成1.2.1微机系统的组成1.2.2微机的硬件结构111.2.1微机系统的组成

微机系统由硬件系统和软件系统两部分组成。硬件系统：构成计算机的看得见摸得着的部件。例如：计算机的主机、显示器、键盘、磁盘驱动器等。软件系统：管理、监控和维护计算机资源（包括硬件和软件）的软件，分为系统软件和应用软件两大类。12微型计算机系统组成微型计算机系统硬件软件主机外部设备微处理器（CPU）高速缓存器（Cache）和主存储器局部总线和系统总线(AGP、PCI)输入/输出接口（串/并口、USB等）外存储器（硬盘、光盘等）输入设备（键盘、扫描仪等）输出设备（打印机、显示器等）其他设备（声卡、电视卡等）系统软件用户软件（计算、数据处理、过程控制、CAD）操作系统（如Windows）语言处理软件（如编译软件）支持软件、工具软件(如Office)13CPU：运算器（ALU）：负责算术、逻辑运算。控制器：按指令要求对微机部件发出控制信息，使它 们协调工作，以完成对整个计算机系统的控制。寄存器：存放经常使用的数据。单位：赫兹（Hz）；1MHz=106Hz，1KHz=103Hz存储器：分类: 高速缓存器（Cache） 主存储器（一般采用半导体器件） 外存储器CPUCache主存外存14ROM（只读存储器）：其中信息只能读出不能写入，掉电后信息不丢失。RAM（随机读写存储器）：即可以读出，又可以写入，掉电后信息全部丢失。RAMROM静态RAM（SRAM）：读写快，容量小，常用于Cache动态RAM（DRAM）：读写较SRAM慢，容量大，需要进行定 时刷新，常用于主存集成RAM（IRAM）掩膜ROM（MROM）可编程ROM（PROM）紫外线可擦除可编程（EPROM），用于ROM-BIOS电可擦除可编程（E2PROM），用于ROM-BIOS闪速存储器（FlashMemory），快速读写存储器，常用于ROM-BIOS半导体存储器15存储容量： 1KB=210字节；1MB=220字节； 1GB=230字节；1TB=240字节 1字节（byte）=8位（bit）；（210=1024）1双字=4字节；1字（word）=2字节；存取时间：CPU访问1次存储器所需时间。 1s=103ms；1ms=103

s；1

s=103ns161.2.2微机的硬件结构微型计算机的硬件组成部分主要有微处理器、存储器、I/O设备和系统总线，见图1.1所示。系统总线包括地址总线（AB）、数据总线(DB)和控制总线(CB)组成。在微机中，各功能部件之间通过系统总线相连，一个部件只要满足总线标准，就可以连接到采用用这种总线标准的系统中。该结构称为微机的单总线结构。17图1.1微机系统硬件结构框图

数据总线(DB)控制部线(CB)地址总线(AB)

中央处理器

CPU内存储器I/O接口I/O接口I/O设备I/O设备18总线总线按其传输的信号分为：数据总线DB（DataBus）：数据总线用于CPU与其他部件之间传送信息，具有三态（0,1,高阻）控制功能，且是双向的。

地址总线AB（AddressBus）：地址总线传送CPU要访问的存储单元或I/O接口的地址信号。一般为单向总线(由CPU传出)。控制总线CB（ControlBus）：控制总线连接CPU的控制部件和内存、I/O设备等部件，用来传送控制信息、时序信息和状态信息。191.3微处理器结构1.3.18086/8088微处理器1.3.2Pentium微处理器1.3.5时钟周期、总线周期和指令周期201.3.18086/8088微处理器1.3.1.18086/8088微处理器内部结构1.3.1.28086/8088的内部寄存器1.3.1.38086/8088的工作模式1.3.1.48086/8088的引脚信号1.3.1.58086/8088的存储器管理211.3.1.18086/8088微处理器内部结构8086是Intel系列的16位微处理器（16根数据线、20根地址线,可寻址的地址空间达220,即1M字节）。采用单5V电源工作，时钟频率为5MHz(在IBM-PC中，频率为4.77MHz)。为了与当时已有的一整套外围设备接口芯片直接兼容，Intel公司还推出了一种准16位微处理器8088。8088的内部寄存器、内部运算部件以及内部操作都是按16位设计的，但对外的数据总线只有8条。本章重点介绍8086，对8088也将作出说明。22按照功能，8086/8088内部分成两部分(图1.2)：执行单元（EU）

组成：8个通用寄存器、1个标志寄存器、ALU和EU控 制系统电路。 功能：执行指令。总线接口单元（BIU）

组成：4个段寄存器、1个指令寄存器、总线控制逻辑 和加法器。 功能：负责与存储器及I/O接口传送信息。23图1.28086微处理器内部结构图16位ALU运算寄存器标志寄存器执行部分控制电路执行单元（EU）AHALBHBLCHCLDHDLSPBPDISI通用寄存器AXBXCXDXΣ地址加法器123456指令队列CSDSSSESIP内部暂存器总线接口单元（BIU）8位段寄存器指令指针20位地址总线数据总线8088:8位8086:16位外部总线80888086总线控制逻辑24BIU和EU的动作管理:EU从指令队列中取出指令代码，译码，发出相应的控制信号。若指令队列为空，EU等待直到有指令到达。当EU从指令队列中取走指令，指令队列有空字节（8086有2个空字节，8088有1个空字节）时，BIU执行一次取指令周期，从内存取出指令放入队列。当指令队列已满，而且EU又无总线访问请求时，BIU便进入空闲状态。当EU需要数据时，BIU根据EU给出的地址从指定的内存或外设中取出数据供EU使用。数据在ALU中进行运算。运算结果影响FLAG的相关位。运算结束后，BIU将结果送到指定内存单元或外设。在执行转移、调用和返回指令时，指令队列中的原有内容被自动清除。25说明：总线接口部件BIU和执行部件EU并行工作，但并不是同步的。

BIUEU取指令1取指令2执行指令2执行指令1261.3.1.28086/8088内部寄存器1.通用寄存器（8个）2.段寄存器（4个）3.控制寄存器IP和FLAG271.通用寄存器（1）数据寄存器

既可作为16位寄存器，也可作为2个8位寄存器使用。AX（AH、AL）：累加器，8086指令系统中许多指令都是利用累加器来执行的，如乘法、除法、输入/输出等。但其它所有通用寄存器也可充当累加器。BX（BH、BL）:基址寄存器。可作间接寻址、基址寻址寄存器。CX（CH、CL）：计数寄存器。在循环和串操作中充当计数器，指令执行后CX内容自动变化。DX（DH、DL）：数据寄存器。除作通用寄存器外，在I/O指令中可用作端口地址寄存器。28（2）地址指针寄存器SP和BPBP（基址指针寄存器）：一般用于访问堆栈段任意单元。SP（堆栈指针寄存器）：SP在堆栈操作时用于确定堆栈顶在内存中的位置。 BP、SP也常用来指示相对于段起始地址的偏移量。（3）变址寄存器SI和DISI（源变址寄存器）DI（目的变址寄存器） SI、DI则可用作寄存器间接访问、相对寻址、基址变址寻址、相对基址变址寻址寄存器，访问数据段任意单元。292.段寄存器CS——16位的代码段寄存器DS——16位的数据段寄存器ES——16位的扩展段寄存器SS——16位的堆栈段寄存器8086CPU内部为16位，而外部可以访问的存储空间为1MB(需要20位地址线)。为了能寻址1MB空间，8086引入了“段”的概念。内存的实际物理地址由一个段地址+段内偏移量而定。303.控制寄存器IP和FLAGIP:16位指令指针寄存器 指示下一条指令所在的逻辑地址，又称指 令计数器、或程序计数器FLAG:16位标志寄存器，标志可以分为两类：状态标志——表示前面的操作执行后，算术逻辑部件所处状态，这种状态会将影响后面的操作。控制标志——人为设置的，指令系统中有专门的指令用于控制标志的设置和清除，每个控制标志都对某一种特定的功能起控制作用。31标志寄存器（FlagRegister）共有16位，

其中7位未用

状态标志6个：SF、ZF、PF、CF、AF和OF 控制标志3个：DF、IF、TF1514131211109876543210

OFDFIFTFSFZF

AF

PF

CF32标志寄存器各位含义如下符号标志SF（SignFlag）——和运算结果的最高位相同。指出前面的运算执行后的结果是正还是负，结果为正数时SF=0，负数时SF=1。零标志ZF（ZeroFlag）——当前运算结果为零时ZF=1；当前的运算结果非零时ZF=0。奇/偶标志PF（ParityFlag）——若运算结果的低8位中所含的1的个数为偶数，则PF=1，否则为0。进位标志CF——当执行加法运算使最高位产生进位，或者执行减法运算引起最高位产生借位时，则CF=1。除此之外，循环指令也会影响此标志。33溢出标志OF——当运算过程中产生溢出时，会使OF为1。所谓溢出，就是当字节运算的结果超出了范围－128～＋127(28-1)，或者当字运算的结果超出了范围－32768～＋32767(216-1)时称为溢出。辅助进位标志AF——加法运算时第3位往第4位有进位，或者减法运算时第3位从第4位有借位，则AF为1。此标志在BCD码运算中作为是否进行十进制调整的判断依据。Ｄ７Ｄ４Ｄ３Ｄ０AF34状态标志举例

0101010000111001（21561）+0100010101101010（17770）

100110011010

0011（39331>32767）

SF=1ZF=0PF=1(4个“1”)CF=0AF=1OF=1（两个正数相加后，结果为负数，溢出）35控制标志有3个，即DF、IF、TF方向标志DF（DirectionFlag）——控制串操作指令用的标志。如果DF为0，则串操作过程中地址会不断增值；如果DF为1，则串操作地址会不断减值。中断标志IF（InterruptEnableFlag）——可屏蔽中断允许标志。如果IF为0，则CPU不能对可屏蔽中断请求作出响应；如果IF为1，则CPU可以接受可屏蔽中断请求。跟踪标志TF（TrapFlag）——如果TF为1，则CPU按跟踪方式执行指令。此方式便于进行程序的调试。361.3.1.38086/8088的工作模式

8086/8088有两种基本的工作模式：最小模式——指系统中只有8086或者8088一个微处理器。系统中，所有的总线控制信号都直接由8086或8088产生，整个系统总线的控制线路最简单。最大模式——指系统中包含有两个或多个微处理器，其中一个主处理器就是8086或者8088，其他的处理器称为协处理器，用在中等规模的或者大型的8086/8088系统。说明：8086/8088工作在何种模式，完全由硬件决定。当CPU引脚的MN/MX接高电平时工作在最小模式。当CPU引脚的MN/MX接低电平时工作在最大模式。371.3.1.48086/8088引脚信号（a）8086的引脚信号（括号中为最大模式）808612345678910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET（b）8088的引脚信号（括号中为最大模式）808812345678910111213141516171819204039383736353433323130292827262524232221GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC(5V)A15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET38对于8086/8088的引脚信号，应注意几点：①

8086/8088的数据线和地址线复用，即某一时候总线上出现的是地址，另一时候，总线上出现的是数据。8088只能传输8位数据，所以8088只有8个地址引脚兼为数据引脚；8086有16个地址/数据复用引脚。②第28引脚和第34脚：最小模式时，8088的第28脚为低电平为存储器操作，高电平为IO操作，而8086则正好相反。8086的第34脚是高8位数据允许信号，低电平时传送1个字，高电平时传送1个字节。8088只能进行8位传输，所以第34脚只用来指出状态信息，而不作复用。391.8086主要引脚信号（最大/最小模式通用）GND、VCC：地和电源。AD15～AD0：地址/数据复用引脚，双向工作。A19/S6～A16/S3：地址/状态复用引脚，输出。S6=0；S5：中断允许标志位状态；S5=1表明CPU可以响应可屏蔽中断请求，S5=0表明CPU禁止一切可屏蔽中断。S4、S3：二者的组合表明当前正在使用的段寄存器（表1.1)。 S4S3当前正在使用的段寄存器00ES01SS10CS或未使用任何段寄存器11DS404）NMI（Non-MaskableInterrupt）：非屏蔽中断输入引脚，上升沿触发，不受中断允许标志IF的影响，这类不能用软件进行屏蔽。5）INTR（InterruptRequest）：可屏蔽中断请求信号输入，高电平有效，受中断允许标志IF的影响。这类中断可用软件屏蔽。6）CLK（Clock）：时钟输入。8086要求时钟信号的占空比为33%，即1/3周期为高电平，2/3周期为低电平。41RESET（Reset）：复位信号输入，高电平有效。8086/8088要求复位信号至少维持4个时钟周期的高电平才有效。CPU被复位后，标志寄存器、指令指针寄存器IP、段寄存器DS、SS、ES和指令队列都被清零，但是代码段寄存器CS被设置为FFFFH，8086/8088将从地址CS:IP=FFFF:0000H开始执行指令。428）RD（Read）：读信号输出，指出将要执行一个内存或I/O端口的读操作。9）READY（Ready）：“准备好”信号输入，由所访问的存储器或者I/O设备发来，高电平有效，表示内存或I/O设备准备就绪。10）MN/MAX（Minimum/MaximumModeControl）：最小/最大模式控制信号输入，它决定了8086/8088工作模式。如果接为＋5V，则CPU处于最小模式；如果接地，则CPU处于最大模式。4311）BHE/S7（BusHighEnable）：高8位数据总线允许引脚，输出。BHE信号和A0组合起来告诉连接在总线上的存储器和接口，当前数据在总线上以何种格式出现。BHE和A0的代码组合和对应的含义操作BHEA0使用的数据线传送偶地址的1个字节10AD7~AD0传送奇地址的1个字节01AD15~AD8存取规则字（以偶地址开始）00AD15~AD0存取不规则字（以奇地址开始）01AD15~AD8（第一个总线周期）10AD7~AD0（第二个总线周期）442.最小模式下的系统配置以引脚最小模式下的系统配置：在8086的最小模式中，硬件连接上有如下特点：最小模式：MN/MAX引脚接+5V。时钟发生器：用一片8284A。地址锁存器：用三片8282或74LS373。总线收发器：当系统中所连接的存储器和外设比较多时，需要增加系统数据总线的驱动能力，这时，可选用两片8286或74LS245作为总线收发器。控制总线：最小模式下一般负载较轻，不需要驱动，故直接从8086/8088引出。45图1.58086最小工作模式下的典型配置＋5VCLKRESETREADYMN/MXALEBHEA19～A16AD15～AD08086DENDT/RM/IOWRRDINTRINTAREADYRESET8284A数据总线D15~D8数据总线D7~D0存储器I/O端口控制总线地址总线A19~A0BHEA15~A0A19~A0收发器8286OE(二片)T(可选)OESTB地址锁存器8282（三片）46最小模式下的引脚INTA（InterruptAcknowledge）：中断响应信号，输出，用来对外设的中断请求作出响应。ALE（AddressLatchEnable）：地址锁存允许信号，输出，高电平有效，表示当前在地址/数据复用总线上输出的是地址信息。地址锁存器将ALE作为锁存信号，对地址进行锁存。DEN（DataEnable）：数据允许信号，输出，为收发器提供一个控制信号，表示CPU当前准备发送或接收一个数据。总线收发器将作为输出允许信号。DT/R（DataTransmit/Receive）：数据收发信号，输出，作为数据收发方向的控制信号。如果为高电平，则进行数据发送；如果为低电平，则进行数据接收。475）M/IO（Memory/InputandOutput）：存储器/输入输出控制信号，输出，区分CPU进行存储器访问还是输入/输出访问的控制信号。为高电平，表示CPU和存储器之间进行数据传输；如为低电平，表示CPU和I/O端口之间进行数据传输。6）WR（Write）：写信号，输出，低电平有效，表示CPU当前正在进行存储器或I/O写操作，具体到底为哪种写操作，则由M/IO信号决定。M/IORDWR功能001I/O读010I/O写101存储器读110存储器写487）SSO（SystemStatusOutput）：系统状态信号输出线。它与IO/M及DT/R的组合及对应操作如表1.2。表1.28088总线操作IO/MDT/RSSO操作100发中断响应信号101读I/O端口110写I/O端口111暂停000取指令001读内存010写内存011无操作498）HOLD（HoldRequest）：总线保持请求信号输入线。 当8086/8088CPU外的总线主设备要求占用总线时，通过该引脚向CPU发一个高电平的总线保持请求信号。9）HLDA（HoldAcknowledge）：总线保持响应输出线。 当CPU接收到HOLD信号后，便发出高电平有效的HLDA信号给以响应。此时，CPU让出总线控制权，发HOLD请求的总线主设备获得总线的控制权。503.最大模式下的配置及引脚最大模式下的典型配置：最大模式配置和最小模式配置主要的差别：最大模式：MN/MAX接低电平。控制总线：最大模式下需要总线控制器（8288）。需要总线控制器来组合控制信号的原因：在最大模式系统中，包含2个或多个处理器，需要用总线控制器解决主处理器和协处理器之间的协调工作问题和对总线的共享控制问题。51图1.68086最大工作模式典型配置8286收发器OE（2个）T8259A中断控制电路8288总线控制器

INTAOE8282锁存器（3个）STBCLKRESETREADYMN/MXBHEA19～A16AD15～AD08086S0S1S2INTRRQ/GT0RQ/GT1BHE

地址总线控制总线数据总线中断请求52最大模式下的引脚：1）QS1和QS0（InstructionQueueStatus）：指令队列状态输出线。二者的组合指明指令队列的状态。QS1QS0含义00无操作01从指令队列的第一个字节中取走代码10对列为空11除第一个字节外，还取走了后续字节中的代码532）S2，S1，S0（BusCycleStatus）：总线周期状态信号输出线。这3个信号线连接到8288总线控制器，8288对这些信号进行译码后产生内存及I/O端口的读写控制信号。表1.3S2，S1，S0的组合与相应操作（对比表1.2）S2S1S0对应的操作8288产生的控制信号相关的指令举例000发中断响应信号INTA无001读I/O端口IROCINAL，DX010写I/O端口IOWC和AIOWCOUTDX，AL011暂停无NOP100取指令MRDC无101读内存MRDCMOVAX，[1234H]110写内存MWTC和AMWCMOV[DL]，AX111无效无无54最大模式系统中，8288总线控制器的连接8286总线收发器（2个）OET8282锁存器（3个）STB控制总线DT/RMRDCDENALEMWTCCLK8288S0

总线控制器S1IORCS2AENIOWCIOBCENINTA＋5V8284ACLK8086S0S1S28259A中断控制器中断请求55CEN、IOB及AEN引脚的作用CEN：CPU对系统总线的控制允许，输入0--隔离CPU与系统总线，使8288输出引脚为高阻态1--连通CPU与系统总线，使8288输出引脚有效IOB：总线工作方式选择，输入0--系统总线可共享（CPU何时让出总线由AEN决定）1--系统总线不可共享（CPU独占）AEN：地址允许，输入0--产生DEN有效信号，使CPU与系统数据总线连通1--产生DEN无效信号，使CPU与系统数据总线隔离56存储器和I/O端口读、写控制信号MRDC读存储器命令（MemoryReadCommand）信号，用来通知内存将所寻址的单元中的内容送到数据总线。MWTC写存储器命令（MemoryWriteCommand）信号，用来通知内存接收数据总线上的数据，并将数据写入所寻址的单元中。IORC读I/O命令（I/OReadCommand），用来通知I/O接口将所寻址的端口中的数据送到数据总线。IOWC

写I/O命令（I/OWriteCommand）信号，用来通知I/O接口去接收数据总线上的数据，并将数据送到所寻址的端口中。

573）LOCK（Lock）：总线封锁信号输出线。LOCK为低电平时，系统中其它的总线主设备不能获得系统总线的控制权。另外，在DMA期间，LOCK浮空。4）RQ/GT1和RQ/GT0（Request/Grant）：总线请求信号输入/总线请求允许信号输出线。

功能：供CPU以外的2个处理器用来发出使用总线的请求信号和接收CPU对总线请求信号的回答信号。（每个引脚相当于最小模式下HOLD和HLDA的功能）

双向传输：总线请求信号和允许信号在同一个引脚上传输，但方向相反，采用分时复用方式工作。

优先级：RQ/GT1比RQ/GT0优先级高。581.3.1.58086/8088的存储器管理8086CPU有20条地址线，存储器地址的编址范围是00000H～FFFFFH，共1M（220）字节的存储空间。

8086内部的寄存器都是16位的，无法直接对1M的内存空间进行寻址，因而对内存空间引入了分段的概念。存储单元地址表示方式：物理地址(绝对地址）：xxxxxH（5个16进制位）逻辑地址(相对地址）：由段地址和段内偏移量两部分构成（xxxx:xxxxH）；段地址存放在段寄存器（CS、DS、SS、ES）中，偏移量由IP、SP、BP、SI、DI、BX等寄存器提供。59CS，DS，SS和ES，这四个段寄存器存放了CPU当前可以寻址的四个段的基址。可以从这四个段寄存器规定的逻辑段中存取指令代码和数据。代码段数据段堆栈段扩展段CS0400DS2800SSA000ESAC0000000H04000H13FFFH28000H37FFFHA0000HAC000HAFFFFHBBFFFHFFFFFH64K64K64K64K低地址高地址0000：0000字节60存储单元的物理地址：将段寄存器的内容左移4个2进制位（相当于乘十进制数16），得到一个20位的值，然后加上16位的段内偏移量。由逻辑地址得到物理地址计算公式：物理地址＝段地址×16＋段内偏移量同一物理地址可以由不同的段地址和偏移量表示。段地址的引入，为程序在内存中浮动创造了条件。因为一般用户程序只涉及偏移地址，段地址的程序装入内存可由操作系统动态分配。61存储器物理地址的计算方法段寄存器值16位段内偏移值16位4位+物理地址20位

段寄存器与其他寄存器组合指向存储单元示意图IPCSSI、DI或BXDSSP或BPSS代码段数据段堆栈段存储器62存储器组织：1个存储单元存放1个字节；对字或双字储存时，低字节在低地址，高字节在高地址。例：从地址2800:1234H开始依次存放3个双字节数据1234H,5678H,0abcdH,请问地址29236H单元中存放的是什么数据？34H12H2800:1234H78H56HcdHabH(29234H＝2800H*10H+1234H)

1234H5678H0abcdH低字节高字节2800:1235H2800:1236H2800:1239H2800:1237H2800:1238H(29236H)631.3.5时钟周期、总线周期和指令周期时钟周期（ClockCycle）：概念：计算机在时钟脉冲CLK的控制下，一个节拍一个节拍的工作。将每相邻两个时钟脉冲上升沿之间的时间间隔称为T状态，也称为时钟周期。是CPU中最小时间单位。计算：时钟周期=1/时钟频率时钟频率——主频如：PC/XT中时钟频率为4.77MHz,求其时钟周期？ 时钟周期=1/4.77*106=210*10-9

s=210ns

说明：1秒(s)=103毫秒(ms)=106微秒(

s) =109纳秒(ns)T64总线周期（BusCycle）：概念：CPU从存储器或I/O端口，存取一个字节所要花费的时间称为一个总线周期。说明：一个总线周期通常包含几个时钟周期。如8086/8088中每个总线周期通常包含4个时钟周期（称为T1、T2、T3、T4。根据存储器或I/O端口速度，可在T3、T4之间插入若干个等待状态TW）。指令周期（InstructionCycle）概念：执行一条指令所需要的时间称为指令周期说明：由于每条指令不等长，因此不同指令的指令周期也不等长。但它们仍然是由以下一些基本的总线周期组成的： （1）存储器读或写；（2）I/O的读或写；（3）中断响应一条指令的指令周期包含一个或多个总线周期。每条指令都有固定时序。65图1-118086

读周期时序T1T2T3T4TW(1～n)CLKAD15～AD0③ALE高为读内存低为读I/O①M/IO⑨RD⑤DT/R⑩DENA19/S6～A16/S3⑦11数据输入②地址输出②地址输出BHE/S7⑥状态输出⑧BHE输出④12事例：最小模式下的总线读操作66

（1）T1状态确定设备：首先用信号指出CPU是从内存还是I/O端口读，该信号在T1状态有效（见①），并一直保持到整个总线周期的结束即T4状态。确定地址：20位地址信号通过多路复用总线输出，高4位通过A19/S6～A16/S3送出，低16位由AD15～AD0送出（见②）地址锁存：ALE输出正脉冲作为地址锁存信号（见③）。在ALE的下降沿之前，地址信号均已有效。利用ALE的下降沿将地址锁存到锁存器8282（或74LS373）中。67确定数据字节数：如果读奇地址，则信号也在T1状态送出（见④），表示高8位数据总线上的信息可以使用，该信号常作为奇地址存储体的体选信号，偶地址存储体的体选信号为最低位地址A0。确定传输方向：当系统中接有数据总线收发器时，数据传输方向的控制信号输出低电平，表示本总线周期为读周期。（见⑤）68（2）T2状态确定数据类型（当前段寄存器）：在T2状态，地址信号消失（见⑦），AD15～AD0进入高阻状态，以便为读入数据作准备；而A19/S6～A16/S3上输出状态信息S7～S3（见⑥、⑧）。通知设备输出数据：读信号输出，送到系统中所有的存储器和I/O接口芯片，只有被地址信号选中的存储单元或I/O端口，才会被信号从中读出数据，而将数据送到系统的数据总线上（见⑨）。通知收发器准备接收数据：信号在T2状态变为低电平（见⑩），从而使系统中总线收发器，获得数据允许信号。69

（3）T3状态设备传送数据到总线：内存单元或者I/O端口将数据送到数据总线上，CPU通过AD15～AD0准备接收数据（见11）。

（4）TW状态

设备传送数据：CPU在T3状态的前沿（时钟下降沿）对READY信号进行采样。如果采样到READY信号为低电平，则在T3和T4之间插入1个等待状态TW。在每个TW的前沿处对READY信号继续采样，直到接收到高电平的READY信号后，进入T4状态。

（5）T4状态CPU接收数据：在T4状态和前一个状态交界的下降沿处，CPU对数据总线进行采样，从而获得数据（见12）。

701.4PC系列微机基本结构1.4.1PC/XT机的基本结构1.4.280386/80486微机的基本结构1.4.3现代微机的基本结构1.4.3.1南北桥结构的PentinumII微机1.4.3.2中心结构的PentinumIII微机基本结构1.4.4现代微机发展的特点711.4.1PC/XT机的基本结构微处理器8088协处理器80878个8位62引脚扩展插槽主版上的RAMDRAM控制器扩展总线缓冲8253定时器/计数器ROMBIOS8237DMA控制器8259中断控制器8250串行通信控制器8255并行接口DMA页面寄存器PC总线图1.12PC/XT的基本结构72特点：PC/XT采用8088微处理器，通过PC总线进行全系统调度和控制。可以工作在最小模式和最大模式。最小模式：只有8088接入系统最大模式：除8088外，还接有8087（用于浮点运算，可以使PC/XT的浮点运算功能提高100倍）。PC/XT采用最大模式。配备一些系统支持芯片：可编程定时/计数器8253/8254DMA控制器8237可编程中断控制器8259串行通信控制器8250可编程并行接口8255存储器：64KBROM（BIOS+Basic）；

256KB/640KBRAMI/O扩展槽：符合PC总线规范的扩展卡均可以插入（如显卡）。731.4.280386/80486微机的基本结构微处理器80386/80486主存ISA总线CacheCache控制器扩展总线控制器80387(486微机才有）总线控制器实时时钟/日历CMOSRAM集成外围控制器CPU局部总线图1.1380386/80486微机的基本结构74特点：总线方面：采用ISA总线代替了原来的PC总线系统支持芯片方面：用由几个多功能芯片组成的芯片组替代PC/XT中的多个单功能芯片。如：80386中的82C206提供7个DMA通道、13个中断请求、2个定时计数器、一个实时钟和一个存储器映像器。RAM方面：80386总容量可达到16MB； 80486总容量可达到32MB。I/O插槽方面：有ISA总线标准的8位和16位扩展槽若干个。751.4.3现代微机的基本结构

现代微机采用Pentium系列处理器，其基本结构发生了革命性的变化，最主要的表现主板总线结构发生了重大变化。采用三级总线（CPU总线、局部总线和系统总线）结构。 PentiumII微机：南北桥结构

PentiumIII微机：中心结构1.4.3.1南北桥结构的PentiumII微机 这种结构中，主要通过两个桥片将三级总线（即CPU总线、PCI总线和ISA总线）连接起来。北桥的CPU总线-PCI桥片南桥的PCI-ISA桥片76北桥芯片主要负责管理CPU、内存与AGP接口间的数据传输，为Cache、PCI、AGP、ECC纠错提供工作平台。北桥芯片一般位于CPU插槽附近。南桥芯片负责管理IDE、I/O设备接口，为高级电源管理、USB等提供工作平台。现在的南桥芯片也集成了多媒体功能，整合了AC972.0/SoundBlaster兼容的音频处理等。这一结构特点是将局部总线PCI直接作为高速的外围总线连接到PCI插槽上，适应了当前高速外围设备与微处理器的连接要求。77图1.14南北桥结构的PentiumII微机基本结构串行、红外口并行口软驱接口键盘接口鼠标接口ISA总线

PC87317音频BIOS

PCI插槽PCI总线

PCI插槽PCI扩展连接器

PCI总线ISA插槽

ISA总线82380FB(MPCI2)82380AB(MISA)USB1USB2CD—ROMIDE

硬盘USB总线

IDEUDMA/33/66硬盘82371EB（南桥芯片）82443BX（北桥芯片）CPU总线CntlDRAM接口TagCntl（3.3或5V）奔腾系列微处理器主存储器DRAMCache第二级CacheAGP插槽78791.4.3.2中心结构的PentiumIII微机基本结构原因：南北桥结构虽然为外部设备提供了高速总线（PCI），但南北桥芯片之间频繁信息交换也是通过PCI总线，使得PCI拥挤，也使得南北桥芯片之间的信息交换受到影响。结构：中心结构的芯片组主要由三个芯片组成 存储控制中心MCH（MemoryControlHub）

提供高速AGP接口、动态显示管理、电源管理和 内存管理功能。还负责CPU与系统其他部件之间 的数据交换。 I/O控制中心ICH（I/OControllerHub）

固件中心FWH（FirmwareHub）80MCH和ICH两芯片之间不再用PCI相连，而用中心高速专用总线相连，使得MCH与ICH之间频繁的数据交换不会增加PCI的拥挤度，也不会受PCI带宽的限制处理器主存储器中心高速接口SuperI/OLAN连接固件中心I/O控制中心8XX系列存储控制中心CPU总线图1.15中心结构的微机基本结构USB端口AC’97编码IDE驱动器AGP图形控制器处理器PCI总线LPCI/F811.4.4现代微机发展的特点 现代微机基本结构的发展主要呈现以下一些特点：微处理器性能不断提高。微处理器支持芯片由单功能芯片组成的芯片组发展为由多功能芯片组成的芯片组。主板总线结构发生改变。保持向上兼容。82微机组成CPU主存和Cache总线I/O接口主机外设系统软件应用软件1.发展2.结构（BIU和EU,FLAG)3.工作方式，区别4.引脚－－时序5.时钟周期/总线周期/指令周期6.单位：Hz1.类型，与CPU的交互2.物理地址和逻辑地址3.存储管理4.单位：KB,MB,GB硬件软件83微机结构单总线结构三级总线结构PC/XT386/486CPU总线局部总线(PCI)系统总线(ISA)数据总线地址总线控制总线南北桥结构中心结构842.1I/O接口概述1.概念接口是CPU与外部设备（简称外设）的连接电路，是CPU和外设交换信息的中转站。存储器及各类外部设备都是通过各自的接口电路连接到微机系统的总线上，前者称为存储器接口，后者称为I/O接口。外部设备通常有：输入设备：如键盘、鼠标、触摸屏等。输出设备：CRT显示终端、打印机、绘图仪等。传感器与执行机构85CPU和I/O设备两者的信息类型和格式可能不一样。CPU和I/O设备信号传输处理的速度往往不匹配，信号时序有很大差异。通过接口与外界I/O设备打交道，可以大大提高CPU效率。I/O设备直接由CPU控制，使得I/O设备的硬件结构依赖于CPU，对外设本身的发展不利。2.使用接口设备的原因：863.I/O接口的基本功能：作为微机与I/O设备传输数据的缓冲正确寻址与微机交换数据的I/O设备信号转换功能提供微机与I/O设备间交换数据所需的逻辑和状态信号。总之，I/O接口的功能就是完成数据、地址和控制三总线的转换和连接任务。874.I/O接口的组成I/O接口接口硬件：接口电路（寄存器和控制逻辑） 接口软件：使接口电路按规定要求工作的驱动程序。接口硬件内部控制逻辑系统数据总线端口地址译码输出缓冲寄存器控制寄存器输入缓冲寄存器状态寄存器联络控制逻辑系统地址总线外设控制总线CPU地址总线逻辑数据总线缓冲图2.2接口电路基本结构框图88数据缓冲寄存器： 输入缓存器：暂时存放外设送来的数据。 输出缓存器：暂时存放处理器送往外设的数据。控制寄存器：存放处理器发送来的控制命令和其他信息，以确定接口电路的工作方式和功能。状态寄存器：存放外设现行各种状态信息数据总线和地址总线缓冲：实现接口芯片内部总线和处理器外部总线的连接。端口地址译码器：用于正确选择接口电路内部各端口寄存器地址。内部控制逻辑：产生一些接口电路内部的控制信号，实现系统控制总线与内部控制信号之间的交换。对外联络控制逻辑：产生与接收CPU和外设之间数据传送的同步信号。89接口软件： 接口软件又称为设备驱动程序，一个完整的设备驱动程序一般包括如下程序段：初始化程序段：设置芯片的工作方式及初始条件。传送方式处理程序段：处理CPU与I/O之间的数据传送。主控程序段：完成接口任务。程序终止与退出程序段：包括程序结束退出前对接口电路中硬件的保护程序段，以及对操作系统中数据的恢复。辅助程序段：主要解决人-机对话等内容。902.2输入/输出数据的传输控制方式

CPU与I/O设备之间传输数据的控制方式一般有三种，即：2.2.1程序控制方式 2.2.2直接存储器存取方式（DMA方式）2.2.3专用I/O处理机方式912.2.1程序控制方式类型：无条件传送、条件传送和中断传送。特点：（1）以CPU为中心，CPU通过预先编制的I/O程序来控制、实现数据传送。 （2）数据传送速度较低，同时数据的I/O响应也较慢。1.无条件传送方式计算机假定外设已经准备就绪，不必查询其状态，可以直接进行信息传输。如主机对开关设备的操作。一般情况下，使用无条件传送方式输入时需加缓冲器（存放I/O设备传送来的数据）；输出时需加锁存器（保持CPU送出的数据）。922.条件传送方式（又称为查询方式）CPU通过执行程序不断读取并测试外设的状态，如果外设处于准备好（输入设备）、或空闲状态（输出设备），则CPU执行与外设的数据传送（执行IN或OUT指令）。（图2.3）特点：I/O传送与程序执行严格同步，因而数据传送可靠。接口比较简单，硬件电路不多，查询程序也不复杂。CPU要频繁查询外设状态，因而CPU的利用率不高；多设备工作时只能用轮询方式，实时性差。93图2.3查询式输入流程图Y

N读状态信息数据准备好？输入一个字节到CPU对数据进行处理输入完了吗？结束Y

N … MOVCX,字节数START:INAL,状态口地址

ANDAL,**H JZSTART INAL,M/IO地址

INCM/IO地址 CALLPROCESS LOOPSTART …PROCESS: …942.中断传送方式CPU无需反复测试外设是否处于准备好的状态，在外设没有做好数据传送准备时，CPU可以运行与传送与数据无关的其它指令。外设做好传送准备后，主动向CPU请求中断。CPU响应这一请求，则暂停正在运行的程序，转入中断服务程序以进行数据传送，完成中断服务程序（即完成数据传送）后，自动返回原来运行的程序。原程序接口外设中断处理程序请求响应95CPU在外设工作时，仍然可以运行与外设传送无关的其它程序，使外设与CPU并行工作，提高了CPU的效率。硬件电路比较复杂；软件开发和调试也比较复杂和困难。中断传送方式存在的问题：中断传送方式在一定程度上实现CPU与外设并行工作，但数据传送时，要经过CPU中转。对高速外设（如磁盘）会造成中断次数过于频繁，不仅传送速度上不去，而且消耗大量CPU时间。962.2.2直接存储器存取（DMA）方式

直接存储器存取DMA(DirectMemoryAccess)方式由DMA控制器来实现内存与外设，或外设与外设之间的直接快速传送，CPU不参加数据的传送工作，从而也减轻了CPU的负担。把输入/输出过程中外设与内存交换信息的操作与控制交给了DMA控制器。DMA方式使计算机的硬件结构发生了变化，信息传送从以CPU为中心变为以DMA为中心。97CPUDMA总线内存接口外设98典型的DMA传送流程图DMA结束(通过中断方式告诉CPU),释放总线CPU响应DMA请求,初始化DMA参数后，交出总线控制权将数据写到目标从I/O端口读/写数据修改地址指针N外设通过DMA控制器向CPU提出DMA请求数据传送结束否？YCPU控制总线DMA控制器控制总线CPU控制总线992.2.3专用I/O处理机方式1.DMA方式的不足：但DMA控制器只能实现对数据输入/输出传送的控制，而对I/O设备的管理和其它操作，诸如信息的变换、装配、折卸和数码校验等功能操作仍需由CPU来完成。为使CPU完全摆脱管理和控制输入/输出的负担，提出了专用I/O处理机控制方式，在此方式下，原来由CPU完成的各种I/O操作与控制全部由IOP来完成。1002.专用I/O处理机方式I/O处理机几乎接管了原来由CPU承担的控制输入/输出操作及输入/输出信息的全部功能。I/O处理机有自己的指令系统，能够直接存取系统主存储器；能独立地执行程序；能对外设进行控制、对输入/输出过程进行管理，并能完成字与字之间的装配和折卸、码制的转换、数据块的错误检测和纠错，以及格式变换等操作。I/O处理机完成I/O操作和处理后，以查询或中断方式与CPU交换数据，向CPU报告外设和外设控制器状态，对状态进行分析，并对输入/输出系统出现的各种情况进行处理。I/O处理机与CPU以并行方式工作。1012.3I/O编址I/O端口：CPU要和I/O设备进行数据传送，在接口中必须有一些寄存器或特定硬件电路供CPU直接存取访问，这就是I/O端口。（输入端口、输出端口和双向端口）I/O端口地址：I/O端口的编号。I/O端口的编址方式，即I/O编址，常用有两种方式：I/O统一编址，I/O独立编址。寄存器1CPU寄存器n外设系统总线I/O接口端口1端口m102接口与端口：一个接口可以有多个端口。如命令口、状态口和数据口，分别对应于控制寄存器、状态寄存器和数据缓冲寄存器。端口与寄存器：一般一个端口（地址）对应一个寄存器；也可对应多个寄存器，此时由内部控制逻辑根据程序指定的I/O端口地址和数据标志位选择不同的寄存器进行读/写操作。因而，CPU访问接口中寄存器时，只需指明端口（地址），即访问端口就是访问接口电路中寄存器。1032.3.1I/O统一编址（存储器映像编址）原理：将每个端口视为一个存储器单元，并赋给相应的存储器地址，CPU访问端口，如同访问存储器，所有访问内存的指令同样适于I/O端口。优缺点：（1）对I/O接口的操作与对存储器的操作相同，对存储器操作指令都可用来操作I/O接口，不必使用专用I/O指令。（2）使外设数目或I/O寄存器数目只受总存储容量的限制，增加了系统吞吐率。（3）微机系统的读/写控制逻辑较简单。（4）占用了存储器部分地址空间，使可用内存空间减少。（5）访问内存指令一般较长，因而执行速度较慢。（6）识别一个端口必须对所有地址线译码，增加了地址译码电路的复杂性。104

I/O统一编址方式和I/O独立编址方式示意图（a）存储器映射方式示意图

（b）I/O映射方式示意图I/O空间0000HFFFFH00000H内存空间FFFFFH1M00000H内存空间供I/O接口使用FFFFFH1052.3.2I/O独立编址原理： 将I/O端口单独编址而不和存储空间和在一起，即两者的地址空间是互相独立的，I/O结构不会影响存储器的地址空间。CPU访问I/O端口必须采用专用I/O指令。8086/8088采用I/O独立编址方式．优缺点：（1）I/O端口地址不占用存储器地址空间，即存储器全部地址空间都不受I/O寻址的影响。（2）I/O端口地址译码较简单，寻址速度较快。（3）专用I/O指令类型少，使程序设计灵活性较差；处理能力不如存储器映像方式强。106

2.4接口设计和分析基本方法

I/O接口是CPU与I/O设备间的硬件连接和软件控制的总称，以硬件为基础，硬件与软件相结合是设计接口电路的基本方法。2.4.1接口硬件设计方法接口形式：插卡形式 通用接口：如USB设备接口等 网络接口接口硬件设计：接口电路一侧连接的是系统总线，另一侧连接的是外部设备。因而，接口电路设计与分析要从系统和外部设备两侧来进行。1071.外设一侧特性：由于被控对象外设种类、型号的不同，其逻辑定义、时序关系和电平高低差异很大，因而其情况复杂。分析重点放在两个方面： （1）弄清被连接的外设的外部特性，即外设信号线引脚的功能定义和逻辑定义，以便在接口硬件设计时提供这些信号线，满足外设的要求。 （2）了解被控外设的工作过程，以便在接口软件设计时按照其工作过程编写程序。2.系统总线一侧主要根据数据线的宽度（8b,16b或32b）、地址线的宽度（16b,20b,24b或30b）控制线的逻辑定义（高电平有效、低电平有效或脉冲跳变）以及时序关系的特点来完成三总线的连接。1083.I/O接口设计必须遵循如下原则：首先要为I/O接口卡合理分配系统资源，包括端口地址、DMA通道、中断请求好IRQ等，避免与主板上其它接口卡争夺资源，造成硬件冲突。I/O接口卡的工作时序必须与微机I/O总线读/写周期的时序严格配合。I/O卡上的芯片上数量应尽可能少，以减少总线的负载。与数据总线相连的器件必须具有三态功能。I/O槽上地址和读/写信号均为单向输出，I/O卡不能输出信息到这些线上。I/O卡应有抗干扰措施，走线合理。I/O卡插脚与I/O槽引脚对应关系必须正确，I/O卡尺寸合理。1092.4.2接口软件设计方法根据接口的性质不同，接口软件的设计也有所不同。1.直接对硬件编程特点：直接与硬件打交道。设计者对接口芯片和被控对象外设的外部特性以及接口芯片的编程命令必须彻底弄清楚才能着手编写程序。语言：汇编语言；C语言或C++2.间接对硬件编程特点：利用已有的驱动程序，通过对其进行功能调用来间接实现对硬件的控制。语言：汇编；C，C++等。1102.4.3X86系列微机接口设计

接口软件的设计比较复杂，涉及的软、硬件知识较多，但其首要问题是I/O数据传送，即对端口的访问。对端口的访问涉及到I/O端口地址分配、I/O端口地址译码技术和软件对端口的访问。2.4.3.1I/O端口地址访问8086系统中，对外部设备的端口编址采用了与存储器相独立的编址方式，用信号相区分，有专用的输入指令（IN）和输出指令（OUT），用于对外设端口的寻址。1118086/8088CPU的I/O端口地址空间为64KB（16根地址线：A15～A0），地址范围0000～FFFFH。在8086CPU的PC/XT微机中，只使用了10位端口地址A9～A0（0000～03FFH），共1KB空间（前256个分配给系统板，后768个分配给扩展槽，见表2.1和表2.2）。为避免端口地址冲突，选用I/O端口地址时要注意：凡是被系统配置所占用了的地址一律不能使用。原则上，未被占用的地址用户可以使用，但对计算机厂家申明保留的地址，不能使用，以避免地址冲突。为避免与其它用户开发的插板发生地址冲突，最好采用地址开关。1122.4.3.2I/O端口地址译码1.常用的逻辑门电路“与”门：

，A、B同时为“1”，则C为“1”或者：A、B任意一个为“0”，则输出C为“0”“或”门：

，

A、B任意一个为“1”，则C为“1”或者：A、B全为“0”，则输出C为“0”“非”门（反相器）：

，输出B与输入A相反&ABCABCABC≥+ABCAB113“与非”门：

，A、B同时为“1”，则C为“0”或者：A、B任意一个为“0”，则输出C为“1”“或非”门：

，A、B任意一个为“1”，则C为“0”或者：A、B同时为“0”，则输出C为“1”三态门：

当C=“0”时，B=A C=“1”时，B=高阻状态ACB&ABCABC≥+ABCABC1142.固定端口地址译码若仅需一个端口地址时，通常采用门电路译码

例：实现端口2E0H的输入/输出译码 解：1）列出真值表，2E0H=0010，1110，0000BA9A8A7A6A5A4A3A2A1A010111000002）输入信号中逻辑“1”的信号有：A9A7A6A5输入信号中逻辑“0”的信号有：A8A4A3A2A1A03）选择4输入“与非”门，实现4个输入同时为“1”，则输出为“0”；选择6输入“或”门，实现6个输入同时为“0”，输出成为“0”；最后将二者在组合起来。4）与组合，完成I/O端口的读写译码115IO端口2E0H译码举例A9A7A6A5A8A4A3A2A1A0116若需要多个/组端口地址时，通常采用译码器译码工作条件：使能的各位必须满足条件（100）工作条件满足时，输出位（低电平有效）由选择位的组合决定。A

Y0B

Y1C

Y2G1AGB1GB2

Y7．．．74LS138输入输出使能选择G1AGB1GB2CBAY0Y1Y2Y3Y4Y5Y6Y7X11

XXX11111111

0XX

XXX11111111100

000

0111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110输入输出117I/O地址译码步骤列出I/O地址的真值表（从A9、A8、…、A0）选择需要进行译码的信号，并合并相同逻辑的信号运用适当的门电路及译码电路实现地址译码，并考虑I/O的读或写电路设计中，有效逻辑尽可能采用“低电平”有效。118例试实现I/O端口2F0H~2F3H、2F4H~2F7H、2F8H~2FBH、2FCH~2FFH共4组I/O端口地址的译码。解：1）列出真值表 A9A8A7A6A5A4A3A2A1A0IO地址 101111

00

xx2F0~2F3H 101111

01

xx2F4~2F7H 101111

10