数字电子技术 课件 项目5 时序逻辑电路

1任务1计数器及应用

2任务2寄存器及应用项目五时序逻辑电路

3任务3时序逻辑电路分析与设计任务1计数器及应用一、

任务描述1．查阅图5-1所示计数器集成块74LS161的性能参数及引脚功能。2．连接仿真电路如图所示，检查无误后接通电源。3．按照下表给电路做不同连接，观察数码管U2的显示情况，测试并分析计数器74LS161的功能。任务111

1.异步二进制计数器（1）异步二进制加法计数器

图示为由下降边沿触发的T’触发器（J=K=1）构成的四位异步二进制加法计数器的逻辑图。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，FF1~FF3的时钟脉冲输入端接相邻低位触发器的Q端。二、

二进制计数器及应用任务111

电路的波形图如下。计数器从初态0000开始，每输入一个计数脉冲，各计数器的输出状态按二进制加法规律加1，共有0000～1111共16个状态，故称为4位二进制加法计数器，或16进制加法计数器。任务111

电路的状态图如下。计数器从初态0000开始，在第15个脉冲作用时，状态为1111，当第16个脉冲作用时，状态回到0000，完成一个计数周期。任务111（2）异步二进制减法计数器

将前一级触发器的Q非端和后一级触发器的CP端相连，可构成二进制异步减法计数器，逻辑电路图如下。任务111

波形图及状态图如下。任务1112.同步二进制计数器(1)同步二进制加法计数器

由于异步二进制计数器中，触发器的状态翻转是由低位向高位逐级进行的，因此计数速度较低。为了提高计数速度，可采用同步计数器。由4个T触发器构成的4位同步二进制加法计数器为例，由图可见，时钟方程为CP=CP0=CP1=CP2=CP3，各触发器共用同一个时钟脉冲，故称为同步计数器。任务111工作原理分析：

各触发器的驱动方程分别为

根据T触发器的特性方程，，可得各触发器的状态方程如下:任务111因此，可得4位同步二进制加法计数器的状态表如下表所示。任务111（2）同步二进制减法计数器由4个JK触发器构成4位同步二进制减法计数器。由图可见，4个JK触发器受同一个时钟脉冲CP的控制。各触发器的驱动方程分别为：根据JK触发器的特性方程

，可得各触发器的状态方程如下:同学们想一下，此计数器的状态表应该是怎样的呢？任务11174163的引脚排列及工作过程和74161相同，唯一的区别是74161采用异步清零，74163采用同步清零。3.集成二进制计数器

（1）4位二进制同步加法计数74161/74163任务11174161功能表任务111（2）4位二进制同步可逆计数器74191

任务111

当加计数计到最大值1111时，MAX/MIN端输出1，如果此时CP=0，则RCO=0，发出一个进位信号；当减计数计到最小值0000时，MAX/MIN端也输出1。如果此时CP=0，则RCO=0，发出一个借位信号。任务1118421BCD码同步十进制加法计数器

图示为由4个下降沿触发的JK触发器组成的8421BCD码同步十进制加法计数器的逻辑图。三、

十进制计数器及应用任务111任务111

根据状态转换表作出电路的状态图及时序图，如下图所示。由状态表、状态图及时序图分析可知，该电路为8421BCD码十进制加法计数器。任务1112.8421BCD码异步十进制加法计数器

图示为由4个下降沿触发的JK触发器组成的8421BCD码异步十进制加法计数器的逻辑图。请大家参照8421BCD码同步十进制加法计数器进行分析。任务1113.集成十进制计数器举例

（1）

8421BCD码同步加法计数器74160逻辑功能示意图、引脚分配如图示。74160功能表任务11

（2）

二-五-十进制异步加法计数器74290逻辑功能示意图如图示。

电路内部有两组彼此独立的计数器，一组为模2计数器，另一组为模5计数器，如功能表所示，通过外电路连接，可构成不同进制计数器。任务1111.反馈复位法（清零法）四、N进制计数器及应用N进制计数器又称模N计数器，当N=2n时，就是前面讨论的n位二进制计数器；当N≠2n时，为非二进制计数器。

市场上能买到的集成计数器一般为二进制和8421BCD码十进制计数器，如果需要其他进制的计数器，可用现有的二进制或十进制计数器，利用其清零端或预置数端，外加适当的门电路连接而成。

也可用两个（或以上）模为N的计数器级联，实现模为N×N的计数器。

控制清零端来获得任意进制计数器，适用于具有异步或同步清零端的集成计数器。缺点是电路存在一个极短的过渡状态，且清零的可靠性较差。如上图所示。

任务112.反馈置位法（置数法）

利用计数器的预置数控制端来获得任意进制计数器，适用于具有异步或同步预置端的集成计数器，如图示。（a）电路连接图

（b）状态转换图

任务113.级联法

利用已有的中规模集成计数器，经级联得到所需任意进制计数器，是数字电路中的一项关键技术。

如图示，两片4位二进制加法计数器74161采用同步级联方式构成8位二进制同步加法计数器，模为16×16=256。

在第15个计数脉冲到来时，第1片75161的输出为Q3Q2QlQ0=1111，第2片75161的输出为Q7Q6Q5Q4=0000，当第16个计数脉冲到来时，第1片75161的输出为Q3Q2QlQ0=0000，第2片75161的输出为Q7Q6Q5Q4=0001；以此类推，以后每16个脉冲到来时，片1完成一个计数周期，片2增加1，直到第255个脉冲到来时，片1的输出为Q3Q2QlQ0=1111，片2输出亦为Q7Q6Q5Q4=1111，则第256个脉冲到来时，两片计数器同时清零，完成一个计数周期。任务2寄存器及应用111.查阅图示移位寄存器集成块74194的性能参数及引脚功能。一、任务描述2.连接仿真测试电路如图，检查无误后接通电源。

任务211

数码寄存器是数据系统中用来存储代码和数据的重要逻辑部件。具有接收数码、保存数码和清除原有数码的功能。可以由一个或者多个触发器组成。

一个触发器就是一种可以存储一位二进制数的寄存器。存储N位二进制代码则需要N个触发器。二、数码寄存器

图示是由D触发器组成的4位集成寄存器74LSl75的逻辑电路图。

任务2111.单向移位寄存器（1）4位串入—串/并出单向移位寄存器三、移位寄存器

任务211时序图

移位寄存器中的数码在连续四个CP脉冲作用后,在Q3、Q2、Q1和Q0端得到并行输出信号，可由Q3、Q2、Q1和Q0并行输出；若再连续输入CP脉冲,可在串行输出端Vo端得到串行输出信号。所以，移位寄存器具有串行输入—并行输出和串行输入—串行输出两种工作方式。任务211（2）串/并入—串出单向移位寄存器

任务212.双向移位寄存器

将右移寄存器和左移寄存器组合起来，并引入控制端S便构成既可左移又可右移的双向移位寄存器，如图示。当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，此时，在CP脉冲作用下，实现右移寄存。当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，此时，在CP脉冲作用下，实现左移寄存。任务213.集成双向移位寄存器74194

任务211任务3时序逻辑电路分析与设计11

分析一个时序电路，就是要找出给定时序电路的逻辑功能。具体地说，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。

时序电路的逻辑功能可以用输出方程、驱动方程和状态方程全面描述。因此，只要能写出给定逻辑电路的这三个方程，那么它的逻辑功能也就表示清楚了。根据这三个方程，就能够求得在任何给定输入变量状态和电路状态下电路的输出和次态。一、时序逻辑电路分析1.同步时序逻辑电路的分析方法分析时序逻辑电路的一般步骤如下：（1）根据给定的时序电路图写出下列各逻辑方程式：

①各触发器的时钟方程。

②时序电路的输出方程。

③各触发器的驱动方程。（2）将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。（3）根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。（4）根据电路的状态表或状态图说明电路的逻辑功能。任务3112.试分析图示时序逻辑电路的功能。

（1）写出输出方程：任务311（4）作状态转换表及状态图（5）逻辑功能分析

根据状态图及状态表可知，当X=0时，Q1Q0输出次态始终为00，输出Z=0。当X=1时，Q1Q0输出次态按照00→10→01→11规律变化，而后保持为11状态不变，当转换为11状态时，输出Z=1。所以该电路是一个1111序列检测器，当电路连续输入四个或更多个1时，输出Z=1。任务3113.分析图示异步时序逻辑电路的功能。任务311（3）根据次态方程,可得状态转换表和状态转换图如图示。（4）逻辑功能分析由状态图可知：该电路一共有5个有效状态000、100、011、010、001，在时钟脉冲作用下，按照减1规律循环变化，所以此电路是一个5进制减计数器，且电路具有自启动功能。任务311

二、时序逻辑电路设计1.同步时序逻辑电路的设计方法

（1）同步时序逻辑电路的设计步骤

①根据逻辑要求，设定状态，建立原始状态表、状态图。

②状态分配，又称状态编码，并做出卡诺图，进行状态化简，消去多余状态。

③选择合适的触发器类型。

④分离状态表，求出输出方程、状态方程。

⑤根据输出方程和驱动方程画出逻辑图。

⑥检查自启动性。若在所设计电路中存在无效状态,则必须检查电路能否自启动,如果不能自启动,则需修改设计，重复上述步骤。如果电路能够自启动，则画出逻辑图。任务311（2）设计举例例

设计一个同步5进制加法计数器。解：设计步骤如下：①根据设计要求，设定状态，画出状态转换图。由于是5进制计数器，所以应有5个不同的状态，分别用S0、S1、…、S4表示。在计数脉冲CP作用下，5个状态循环翻转，在状态为S4时，进位输出Y=1。状态转换图如图所示。任务311②状态化简。5进制计数器应有5个状态，不须化简。③状态分配，列状态转换编码表。由式2n≥N＞2n-1可知，应采用3位二进制代码。该计数器选用三位自然二进制加法计数编码，即S0=000、S1=001、…、S4=100。由此可列出状态转换表如表所示。

状态转换表任务311④选择触发器。本例选用功能比较灵活的JK触发器。⑤求各触发器的驱动方程和进位输出方程。列出JK触发器的驱动表。画出电路的次态卡诺图，三个无效状态101、110、111作无关项处理。根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图。任务311

任务311⑥画逻辑图。根据驱动方程和输出方程，画出5进制计数器的逻辑图如图所示。⑦检查能否自启动。

利用逻辑分析的方法画出电路完整的状态图。可见，如果电路进入无效状态101、110、111时在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。任务3112.异步时序逻辑电路的设计方法

由于异步时序电路中各触发器的时钟脉冲不统一。因此设计异步时序逻辑电路时，要为每个触发器选择一个合适的时钟信号，即求各触发器的时钟方程。除此之外，异步时序电路的设计方法与同步时序电路基本相同。

例

设计一个异步7进制加法计数器。

解：设计步骤如下。

（1）根据设计要求，设定7个状态S0～S6。进行状态编码后，列出状态转换表如下表所示。表中Y为进位输出变量。7进制计数器应有7个状态，所以无需状态化简。任务311

（2）选择触发器。可选用下降沿触发的JK触发器。

（3）求各触发器的时钟方程，即为各触发器选择时钟信号。为了选择方便，由状态表画出电路的时序图，如下图所示。

为触