数字电子技术基础课后答案全解

第3章逻辑代数及逻辑门

[3-1]填空

1、与模拟信号相比，数字信号的特点是它的离散性。一个数字信号只有两种取值分别表示

为和1_。

2、布尔代数中有三种最基本运算：与、或和韭，在此根基上又派生出五种基本运算,

分别为与非、或非、异或、同或和与或非。

3、与运算的法则可概述为：有“0”出0,全“1”出_1；类似地或运算的法则为有“

1"出"1",全"0"出"0"。

4、摩根定理表示为：A^~B=A+B；A+B=AB.

5、函数表达式Y=AB+C+O,则其对偶式为y'=(A+8)C-O。

6、根据反演规则，假设Y=A豆+C+O+C,则歹=(通+。+。＞C。

7、指出以下各式中哪些是四变量ABCD的最小项和最大项。在最小项后的()里填入

m”在最大项后的0里填入M”其它填义1i为最小项或最大项的序号)。

(1)A+B+D(X);(2)ABCD(m7);(3)ABC(X)

(4)AB(C+Q)(X);(5)A+B+C+D(M9);(6)A+B+CD(X)；

8、函数式F=AB+BC+CD写成最小项之和的形式结果应为£""367.11.12.13,14,15),写

成最大项之积的形式结果应为口M(0.1.2.4.5.8.9.10)

9、对逻辑运算判断下述说法是否正确，正确者在其后0内打对号，反之打X。

(1)假设x+y=x+z,则丫=2；(x)

(2)假设XY=XZ,则丫=2；(X)

⑶假设X㊉Y=X㊉Z,则丫=2；(V)

[3-2]用代数法化简以下各式

(1)Ft=JBC+A^=\(2)F,=ABCD+ABD+ACD=AD

(,3)F3=AC+ABC+ACD+CD(4)F4=A+B+C-(A+B+C)-(A+B+C)

=A+CD=A+BC

[3-3]用卡诺图化简以下各式

(1)Ft=BC+AB+ABC(2)F2=AB+BC+BC

=AB+C=A+B

(3)Fj=AC+AC+BC+BC(4)F4=ABC+ABD+ACD+CD+ABC+ACD

^AB+AC+BC=A+D

或无B+Ae+XC

(5)片=A8C+AC+A8O(6)F^AB+CD+ABC+AD+ABC

^AB+AC+BD=A+BC+CD

(DF^AC+AB+BCD+BD+ABD+ABCD^F^AC+AC+BD+BD

=A+BD+BD^ABCD+ABCD+

ABCD+ABCD

(9)鸟=N(C㊉。)+83Q+AC方+A8CD=C5+0O

(10)Fio=Ko=AC+AB+BCD+BEC+DEC=AB+AC+BD+EC

[3-4]用卡诺图化简以下各式

(I)Pi(A,B,Q=^m(0,l,2,5,6,7)=AB+AC+BC

(2)P2(A,BCO)=m(0,1,2,3,4,6,7,8,9,10,11,14)=AC+AD+^+CD

⑶P3(4,B,CQ)=^m(0,1,,4,6,8,9,10,12,13,14,15)=A8+BC+AD+BD

(4)P4(A,B,C,D)==A+BC+BC+D

[3-5]用卡诺图化简以下带有约束条件的逻辑函数

(1)R(A,B,C,D)=ZM3,6,8,9,11,12)+£(0,1,2,13,14,15)=AC+BD+BCD(^ACD)

(2)P2(48,CQ)=£m(0,2,3,4,5,6,11,12)+Z”(8,9,10,13,14/5)=耳C+BC+)

(3>3=A+C+D+ABCD+ABCD=AD+ACD+BCD(^ABD)AB+AC=0

(4)P4=ABCD+ABCD=A+B

1A8CD为互相排斥的一组变量，即在任何情况下它们之中不可能两个同时为1)

[3-6]：Y^AB+AC+BDY2=ABCD+ACD+BCD+BC

用卡诺图分别求出X+X，工㊉X。

解：先画出Y,和丫2的卡诺图，根据与、或和异或运算规则直接画出x-x，x+x，工㊉X

的卡诺图，再化简得到它们的逻辑表达式：

Y^Y^ABD+ABC+CD

Y}+Y2^AB+C+BD

工㊉匕=可后e。+ABC+BCD+ACD

第4章集成门电路

[4-1]填空

1.在数字电路中，稳态时三极管一般工作在幽1放大，开关）状态。在图4」中，假

设C/i<0,则晶体管截止（截止，饱和），此时Uo=3.7V（5V,3.7V,2.3V）：欲使晶体管

处于饱和状态，幼需满足的条件为b（a.U>0；b.以二”2匕工；在

-Rh叭Rb阻

电路中其他参数不变的条件下，仅凡减小时，晶体管的饱和程度加涩（减轻，加深，不变）；

仅上减小时.，饱和程度减轻（减轻，加深，不变）。图中C的作用是加速（去耦，加速，

隔直）。

图4.1图4.2

2.由TTL门组成的电路如图4.2所示，它们的输入短路电流为/s=L6mA,高电平输

入漏电流/R=40RA。试问：当A=B=1时，Gi的灌（拉，灌）电流为3.2mA:A=0E1寸，G,

的拉（拉，灌）电流为160〃A。

3.图4.3中示出了某门电路的特性曲线，试据此确定它的以下参数：输出高电平

（/OH=3V；输出低电平UOL=（UV；输入短路电流A=1.4mA；高电平输入漏电流/R=0.02mA；

阈值电平UT=1.5V；开门电平UON=1.5V；关门电平UCFF=1.5V；低电平噪声容限UNL=1.2V；

高电平噪声容限UNH=L£V；最大灌电流/ciM,、=15mA：扇出系数乂=10。

图4.3

4.TTL门电路输入端悬空时，应视为高电平（高电平，低电平，不定）；此时如用万

用表测量输入端的电压，读数约为1.4V（3.5V,0V,1.4V）,

5.集电极开路门（OC门）在使用时须在输出与电源（输出与地，输出与输入，输出

与电源）之间接一电阻。

6.CMOS门电路的特点：静态功耗极低（很大，极低）；而动态功耗随着工作频率的

提高而增加（增加，减小，不变）；输入电阻很大（很大，很小）；噪声容限高（高，低，等）

于TTL门

[4-2]电路如图4.4（a）〜⑴所示，试写出其逻辑函数的表达式。

图4.4

解：（a）（b）F2=\（C）=

（d）工=了豆（e）F5=\（f）4=5

【4-3】图4.5中各电路中但凡能实现非功能的要打对号，否则打X。图（a）为TTL

门电路，图（b）为CMOS门电路。

解：

（a）

1

（b）

图4.5

[4-4]要实现图4.6中各TTL门电路输出端所示的逻辑关系各门电路的接法是否正确

如不正确，请予更正。

解：

图4.6

【4-5]TTL三态门电路如图4.7(a)所示，在图(b)所示输入波形的情况下，画出尸端的波形。

(a)(b)

图4.7

解：

当C=1时，F=AB；当C=0时，F=AB=A+B.

于是，逻辑表达式F=^C+(A+5)不

产的波形见解图所示。

[4-6]图4.8所示电路中Gi为TTL三态门，G?为TTL与非门，万用表的内阻20kQ/V,

量程5V。当C=1或C=0以及S通或断等不同情况下，Uoi和Uo2的电位各是多少请填入表

中，如果G2的悬空的输入端改接至0.3V,上述结果将有何变化

图4.8

解：

CS通s断

1Uoi=1.4VUoi=0V

1U02=0.3VU02=0.3V

0Uoi=3.6VUoi=3.6V

0U02=0.3VUO2=0.3V

假设G2的悬空的输入端接至0.3V,结果如下表

Cs通s断

1Uoi=0.3VUoi=0V

1U02=3.6VU02=3.6V

0Uoi=3.6VUoi=3.6V

0U02=3.6VU02=3.6V

【4-7】TTL逻辑门U°H=3V,U°L=0.3V,阈值电平UT=1.4V,试求图4.9电路中各电压表的

读数。

解：

电压表读数％=1.4V,V2=1.4V,16=0.3V,%=3V,%=0.3V。

图4.9

【4-8】如图4.10(a)所示CMOS电路，各输入波形A、B、C如图(b)所示，R=10kO,请画出

F端的波形。

(a)(b)

图4.10

解：

当C=0时，输出端逻辑表达式为尸=A+8；当C=1时，F-A,即，F=A+BC+ACo

答案见以以以下图。

[4-9]由CMOS传输门和反相器构成的电路如图4.11(a)所示，试画出在图(b)波形作用下的

输出Uo的波形(Uu=10VUi2=5V)

(a)(b)

图4.11

解：

输出波形见解图。

第5章组合数字电路

[5-1]分析图5.1所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻

辑功能。

图5.1

解：Y=ABC+ABC+ABC+ABC

=Z/«（0,3,5,6）=A©B©C

[5-2]逻辑电路如图5.2所示：

1.写出S、C、P、L的函数表达式；

2.当取S和C作为电路的输出时，此电路的逻辑功能是什么

图5.2

[5-2]解：

1.s=x㊉y㊉z

L=YZ

2.当取S和C作为电路的输出时，此电路为全加器。

【5-3】图5.3是由3线/8线译码器74LS138和与非门构成的电路，试写出Pi和P2的表达式,

列出真值表，说明其逻辑功能。

图5.3

解：

P,=2加（1，2,3,4,5,6）=45+与。+43或6=,5+6。+彳。

[5-4]图5.4是由八选一数据选择器构成的电路，试写出当GiGo为各种不同的取值时的

输出丫的表达式。

图5.4

解：

结果如表A5.4所示。

表A5.4

G）Y

00A

01A㊉B

10AB

11A㊉B

[5-5]用与非门实现以下逻辑关系，要求电路最简。

解：

卡诺图化简如图A5.5所示。

图A5.5

将上述函数表达式转换为与非式，可用与非门实现，图略。

[5-6]某水仓装有大小两台水泵排水，如图5.6所示。试设计一个水泵启动、停顿逻辑

控制电路。具体要求是当水位在H以上时，大小水泵同时开动；水位在〃、M之间时，只

开大泵；水位在M、L之间时，只开小泵；水位在L以下时，停顿排水。（列出真值表，写

出与或非型表达式，用与或非门实现，注意约束项的使用）

图5.6

解：

1.真值表如表A5.6所示；

表A5.6

HMLFiFi

00000

00101

010—

Oil0

100丁

101

110

11

2.卡诺图化简如图A5.6所示;

图A5.6

3.表达式为

或按虚线框化简可得耳=碗+工。图略。

[5-7]仿照全加器设计一个全减器，被减数4,减数8,低位借位信号J。，差D,向高

位的借位J,要求：

1.列出真值表，写出。、J的表达式；

2.用二输入与非门实现；

3.用最小项译码器74LS138实现；

4.用双四选一数据选择器实现。

解：

1.设被减数为A,减数为8,低位借位为Jo,差为D,借位为人列真值表如表A5.7

所示。

表A5.7

AB./oDJ

00000

00111

01011

01101

10010

10100

11000

11111

化简可得

2.用二输入与非门实现的逻辑图见图A5.7(a)o

3.用74LS138实现的逻辑图见图A5.7(b)«

4.用双四选一数据选择器实现的逻辑图见图A5.7(c)„

[5-8]设计一组合数字电路，输入为四位二进制码B3B2SB0，当83&B180是BCD8421码

时输出y=i；否则y=0。列出真值表，写出与或非型表达式，用集电极开路门实现。

解：

1.根据题意直接填写函数卡诺图，如图A5.8(a)所示。化简为0的最小项，可得输出r

的与或非式

2.用集电极开路门实现的逻辑图见图A5.8(b)。

(a)(b)

图A5.8

[5-9]试用最小项译码器74LS138和和一片74LS00实现逻辑函数

解：

此题有多种答案，答案之一如图A5.10所示，其余答案请同学自行设计。

图A5.10

[5-10]试用集成四位全加器74LS283和二输入与非门实现BCD8421码至【JBCD5421码

的转换。

解：

将BCD8421码转换为BCD5421码时，则前五个数码不需改变，后五个数码需要加3,

如表A5.11所示。

表A5.ll

被加数(BCD8421)加数和(BCD5421)

A3A24AoB3%BlBoS3S25|So

000000000000

000100000001

001000000010

001100000011

010000000100

010100111000

011000111001

011100111010

100000111011

100100111100

由表可得74LS283的加数低两位的卡诺图，见图A5.11(a)所示。设BCD8421码输入为

DCBA,则化简可得

用74LS283和二输入与非门实现的逻辑图见图A5.11(b)o

(a)(b)

图A5.ll

【5-11】设计一个多功能组合数字电路，实现表5.1所示逻辑功能。表中G，Co为功能选

择输入信号；A、B为输入变量；F为输出。

1、列出真值表，写出尸的表达式；

2、用八选一数据选择器和门电路实现。

表5.1

A+B

AB

A&B

A㊉8

解：

1.输出F的表达式为

2,用八选一数据选择器和门电路实现逻辑图如图A5.12所示。图中

DO=£>3=£>4=£>7=B；Di=l；Z)2=0；Ds-D(^=B

图A5.12

［5-12］电路如图5.12(a)所示。

1.写出L,Q,G的表达式，列出真值表，说明它完成什么逻辑功能。

2.用图5.12(a)、(b)所示电路构成五位数码对比器。

(a)(b)

图5.12

解：

1.输出函数表达式为

该电路为一位数码对比器。

2.将一位数码对比器的输出L、。、G接到74LS85的串行输入端即可。

［5-14］解：

设合格为“1”，通过为“1”；反之为“0”。根据题意，列真值表见表A5.14。

表A5.14

ABcF

0000

0010

0100

0110

1000

1011

1101

1111

化简可得

【5-13］某汽车驾驶员培训班进展结业考试，有三名评判员，其中A为主评判员，3和C

为副评判员。在评判时.，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。

用与非门组成的逻辑电路实现此评判规定。

解：

设合格为“1”，通过为“1”；反之为“0”。根据题意，列真值表见表A5.14。

表A5.14

ABcF

0000

0010

0100

0110

1000

1011

1101

1111

化简可得

［5-14］分析图P5.16所示电路中，当A、B、C、。只有一个改变状态时，是否存在竞争

冒险现象如果存在，都发生在其他变量为何种取值的情况下

图5.14

解：

由图可知表达式为

当8=0且C=D=1时：Y=A+A

当A=D=\且C=0时：Y=B+B

当B=\,D=0或A=O,B=D=1时：Y^C+C

当A=O,C=1或A=C=1,B=0时：Y=D+D

第6章触发器

【6-1】由与非门构成的基本&S触发器的直接置“0〃端和直接置“1”端的输入波形如

图6.1所示，试画出触发器。端和0端的波形。

图6.1

解：

基本RS触发器。端和Q端的波形可按真值表确定，要注意的是，当Rd和Sd同时为

“0"时，。端和0端都等于“1"。用和3同时撤消，即同时变为"1”时，。端和。端

的状态不定。见图6.1(b)所示，图中。端和。端的最右侧的虚线表示状态不定。

图6.1(b)题6-1答案的波形图

[6-2]触发器电路如图6.2(a)所示，在图(b)中画出电路的输出端波形，设触发器初态

为“0”。

(a)(b)

图6.2

解：

此题是由或非门构成的RS触发器，工作原理与由与非门构成的基本RS触发器

一样，只不过此电路对输入触发信号是高电平有效。参照题6-1的求解方法，即可画出输出

端的波形，见图6.2(c)。

图6.2(c)

[6-3]试画出图6.3所示的电路，在给定输入时钟作用下的输出波形，设触发器的初

态为“0”。

图6.3

解：

见图6.3(b)所示，此电路可获得双相时钟。

图6.3(b)

[6-4]分析图6.4所示电路，列出真值表，写出特性方程，说明其逻辑功能。

图6.4

解：

1.真值表(CP=0时，保持：CP=1时，如下表)

2.特性方程0向=»、

3.该电路为锁存器(时钟型。触发器)。CP=0时，不接收。的数据；CP=1时，把

数据锁存，但该电路有空翻。

【6-5】试画出在图6.5所示输入波形的作用下，上升和下降边沿JK触发器的输出波形。

设触发器的初态为“0"。

图6.5

解：

见图6.5(b)所示。

图6.5(b)

【6-6】试画出图P6.6(a)所示电路，在图6.6(b)给定输入下的。端波形，设触发器初态

为“0”。

(a)(b)

图6.6

解：

见图6.6(b)所示。

图6.6(b)

【6-7】根据特性方程，外加与非门将D触发器转换为JK触发器，应若何实现假设反

过来将JK触发器转换为D触发器，应苣”实现

+1

解：J-K触发器特性方程Q"=JQ"+KQ"

D触发器特性方程Qn+I=D

D触发器转换为J-K触发器D=JQn+KQn=JQnKQn如图6.7(a)所示。

J-K触发器转换为D触发器J=D,K=D如图6.7(b)所示。

(a)(b)

图6.7

[6-8]电路如图6.8(a)所示，触发器为维持阻塞型D触发器，各触发器初态均为“0〃。

1.在图(b)中画出CP作用下的QoQ和Z的波形；

2.分析Z与CP的关系。

(a)(b)

图6.8

解：1、CP作用下的输出QoQi和Z的波形如以以以下图；2、Z对CP三分频•

[6-9]电路如图6.9(a)所示，试在图(b)中画出给定输入波形作用下的输出波形，各触

发器的初态均为"0";根据输出波形，说明该电路具有什么功能

(a)

(b)

图6.9

解：输出波形图见图6.9(c)

图6.9(c)

[6-10]电路如图6.10所示，试在图(b)中画出给定输入波形作用下输出端Qo和Q的

波形，设各触发器的初态均为“0”•

(a)(b)

图6.10

解：输出波形图见图6.10(c)

图6.10(c)

[6-11]电路如图6.11所示，试在图(b)中画出给定输入波形作用下输出端Qo和Q

波形，各触发器的初态均为“0”。

(a)(b)

图6.11

解：

见图6.11(b)所示。该电路4输入每出现一次下降沿，。端就输出一个宽度等于时钟周

期的脉冲。

图6.11(b)

第7章时序逻辑电路

[7-1]时序逻辑电路如图7.1所示，假设触发器的初始状态均为0。

(1)写出电路的状态方程和输出方程。

(2)分别列出X=0和X=1两种情况下的状态转换表，说明其逻辑功能。

(3)画出X=1时，在CP脉冲作用下的Q、Q2和输出Z的波形。

图7.1

解：

1.电路的状态方程和输出方程

2.分别列出X=0和X=1两种情况下的状态转换表，见题表7.1所示。逻辑功能为

当X=0时，为2位二进制减法计数器；当X=1时，为3进制减法计数器。

3.X=1时，在CP脉冲作用下的彷、0和输出Z的波形如图7.1(b)所示。

题表7.1

____________________图7.1(b)

X=0|X=1[7-2]电路如图7.2所示，假设初始状态Qa2bQ=000。

SiIQ2QI(1)写出驱动方程、列出状态转换表、画出完整的状态转换图。

--------------------------(2)试分析该电路构成的是几进制的计数器。

000QZ图7.2

।II。l解：

J一_产_!—1.写出驱动方程

yJ2.写出状态方程

----1-------------3.列出状态转换表见题表7.2,状态转换图如图7.2(b)所示。

4.由FFa、FFb和FK构成的是六进制的计数器。

【7-3】在二进制异步计数器中，请将正确的进位端或借位端(。或土)填入下表

触发方式计数器类型

加法计数器减法计数器

上升沿触发由()端引出进位山()端引出借位

下降沿触发由()端引出进位由()端引出借位

解：

题表7-3

[7-4]电路如图7.4(a)所示，假设初始状态QZQIQLOOO。

1.试分析由FFi和FF。构成的是几进制计数器；

2.说明整个电路为几进制计数器。列出状态转换表，画出完整的状态转换图和CP

作用下的波形图。

(a)(b)

图7.4

解：

1、由FB和FFo构成的是三进制加法计数器(过程从略)

2、整个电路为六进制计数器。状态转换表(略)，完整的状态转换图

和CP作用下的波形图如以以以下图。

[7-5]某移位存放器型计数器的状态转换表如表7.5所示。请在图7.5中完成该计数器

的逻辑图，可以增加必要的门电路。要求：写出求解步骤、画出完整的状态转换图。(Q为

高位)

表7.6

图7.5

解：

(1)根据状态转换表画次态卡诺图，求出状态方程。

Q『=自尊;Q『=Q；；QA=Q；；

(2)由状态方程写驱动方程。

2=0：或；2=Q；；R=Q；；=

(3)验证自启动，画完整状态转换图。

电路可自启动。

(4)电路图如以以以下图。

[7-61在图7.6(a)所示电路中，由D触发器构成的六位移位存放器输出。6。5。4。3。2©

的初态为010100,触发器FF的初态为0,串行输入端OSR=0。请在图7.6(b)中画出A、Q

及B的波形。

(a)(b)

图7.6

解：波形图如图7.6(b)所示。

图7.6(b)

［7-7］分析图7.7所示电路，说明它们是多少进制计数器

(a)(b)

图7.7

解：

图(a),状态转换顺序［QDQCQBQA］=O,1-2-3->475->6-0,是7进制计数器；

图(b)，［QDQcQBQA］=6f7f8f9f10-11—12—13—14—15-6,是10进制计数器；

［7-81分析图7.8所示电路的工作过程

1.画出对应CP的输出QaQdQcQb的波形和状态转换图(采用二进制码的形式、

Qa为高位)。

2.按QaQdQcQb顺序电路给出的是什么编码

3.按QdOcQbQ顺序电路给出的编码又是什么样的

图7.8

解：

1状态转换图为

2按Q,Q奴办顺序电路给出的是5421码。

3.按QdQcQbQa顺序电路给出的编码如下

0000—0010-0100—0110^1000^0001—0011—0101—0111^1001^0000

【7-10】试用2片4位二进制计数器74LS160采用清零法和置数法分别实现31进制加法

计数器。

解：答案略。

［7-9］图7.9为由集成异步计数器74LS90、74LS93构成的电路，试分别说明它

们是多少进制的计数器。

(a)(b)

(c)

图7.9

解：

图(a),状态转换顺序［QDQCQB］=0-1T>2T■(),是3进制计数器；

图(b),状态转换顺序［QDQCQBIR-1-2T是4进制计数器；

图(c),是37进制计数器。

_［7-£1］图7.12所示为一个可变进制计数器。其中74LSI38为3线/§线堂码器，当&=1

且网=亍3=0时，进展译码操作，即当AMiAo从000到111变化时，匕~方依次被选中而

输出低电平。74LS153为四选一数据选择器。试问当MN为各种不同取值时，可组成几种不

同进制的计数器简述理由。

图7.11

解：

4个JK触发器构成二进制加法计数器，当计数到1=10000时，74LS138满足

使能条件，对［Q3Q2QJ的状态进展译码，译码器的输出y经过4选1数据选择器74LS153,

在的控制下，被选中的丫信号，以低电平的形式对计数器清零。不同的［MN］即可改变

图7.11所示电路的计数进制，具体见下表。

|M进制

十四

nz工

第8章存储器

[8-1]填空

1.按构成材料的不同，存储器可分为磁芯和半导体存储器两种。磁芯存储器利用来存

储数据；而半导体存储器利用来存储数据。两者相比，前者一般容量较；而后者具有速度的

特点。

2.半导体存储器按功能分有和两种。

3.ROM主要由和两局部组成。按照工作方式的不同进展分类，ROM可分为、和三种。

4.某EPROM有8条数据线，13条地址线，则存储容量为。

5.DRAM速度SRAM,集成度SRAM。

6.DRAM是RAM,工作时(需要，不需要)刷新电路；SRAM是RAM,工作时(需

要，不需要)刷新电路。

7.FIFO的中文含义是。

解：

1.正负剩磁，器件的开关状态，大，快。

2.ROM,RAM。

3.地址译码器，存储矩阵，固定内容的ROM、PROM,EPROM三种。

4.2"X8。

5.低于，高于。

6.动态，需要；静态，不需要。

7.先进先出数据存储器。

[8-2]图8.2是16X4位ROM,A3A2A1A0为地址输入，DROQo为数据输出，试分别写出

。3、。2、G和a的逻辑表达式。

图8.2

解：

【8-3】用16X4位ROM做成两个两位二进制数相乘向)的运算器，列出真值表,

画出存储矩阵的阵列图。

解：

图8.3

[8-4]由一个三位二进制加法计数器和一个ROM构成的电路如图8.4(a)所示

1.写出输出Q、尸2和尸3的表达式；

2.画出CP作用下Q、尸2和巳的波形(计数器的初态为"

(a)(b)

图8.4

解：

F]=QtQo+Q2QI+Q2QiQo

1.-F2=Q2-QIQO+QJQIQ0+Q2Q1Q0

F3—QrQo

2.

图8.4(b)

【8-5】用ROM实现全加器。

解：

图8.5

第9章可编程逻辑器件及Verilog语言

[9-1]简述CPLD与FPGA的构造特点

解：

CPLD采用了与或逻辑阵列加上输出逻辑单元的构造形式；而FPGA的电路构造由假设

干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。

CPLD属于粗粒构造，FPGA属于细粒构造。CPLD是基于乘积项的可编程构造，而在FPGA

中，其基本逻辑单元LE是由可编程的查找表(LUT,Look-UpTable)构成的，LUT本

质上就是一个RAM。

[9-2]简述手工设计与PLD设计的流程

解：

答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。第三步，

进展正确的连线。

PLD的设计流程：首先根据设计要求写出相应的逻辑表达式，画出设计草图，接着在

计算机上利用PLD软件通过原理图输入方式或硬件描述语言(HDL)输入方式输入逻辑设

计描述，经计算机仿真验证后，下载到PLD器件中，最后再通过外部实际输入输出对设计

进展验证。

[9-3]用PLD器件实现的电路仿真结果如图9.4所示，请指出电路的功能。

(b)

(c)

图9.4

解：

图P9.4(a)为二选一数据选择器，图P9.4(b)边沿型D触发器，图P9.4(c)为电平触发D

触发器。

【9-4】Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进展仿真。

modulecount(out,data,load,reset,elk);

oulput[7:0]out;

input[7:0]data;

inpulload,elk,reset;

reg[7:0]out;

always@(posedgeelk)

begin

if(!reset)out=8'h00;

elseif(load)out=data;

elseout=out-1;

end

endmodule

解：

Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进展仿真。

modulecount(out,data,load,reset,elk);

output[7:0]out;

input[7:0]data;

inputload,elk,reset;

reg[7:0]out;

always@(posedgeelk)

begin

if(!reset)out=8'hOO;

elseif(load)out=data;

elseout=out-1;

end

endmodule

【9-5】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进展仿真。

moduleyima(A,EN,Y);

output[7:0]Y;

input[2:0]A;

inputEN;

reg[7:0]Y;

wire[3:0]temp={A,EN);

always

case(temp)

4160001:Y=8,b00000001;

4,bl001:¥=8^00000010;

4'bOlOl:¥=8^00000100;

4'bllOl:¥=8*500001000;

4,b0011:Y=8'b00010000;

4'blOll:Y=8'b00100000;

4'bOlll:Y=8'b01000000;

4161111:¥=8*610000000;

default:Y=8'bl1111111;

endcase

endmodule

解：

3输入8输出译码器。仿真波形图见P9.5(a),仿真电路图见P9.5(b)。

(a)仿真波形图

(b)仿真电路图

图9.5

【9-6】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进展仿真。

modulebianma(Y,A);

output[2:0]A;

input[7:0]Y;

reg[2:0]A;

wire[7:0]temp=Y;

always

case(temp)

SWOOOOOOl:A=3,b000;

81600000010:A=3,blOO;

8,b00000100:A=3rb010;

8*b00001000:A=3,bllO;

81600010000:A=3W01;

81600100000:A=3fbl01;

8,bO1000000:A=3W11;

8'b10000000:A=3,blll;

defaultA=3,bOOO;

endcase

endmodule

解：

8输入3输出编码器。仿真波形图见P9.6(a),仿真电路图见P9.6(b)。

(a)仿真波形图

(b)仿真电路图

图P9.6

[9-7]用Verilog写出60进制计数器的程序，并进展仿真

第10章脉冲产生及变换电路

【10-1】试计算图10.1中单稳态触发器74LS122的暂稳态时间，Rext=10k。、Cext=100nFo

图10.1

解：

根据图中所给参数，暂稳态时间fw

3-9

rw=0.77