数字电子技术基础补考辅导

题型一、选择（18分，每小题3分）二、填空（12分，每空1分）三、化简（10分，2小题）四、组合逻辑电路的分析与设计（30分，3小题）五、时序电路的分析与设计（30分，3小题）一、二－十转换方法：将二进制数按权展开再相加，即可以转换为十进制数。§1.3不同数制间的转换（1011.01）2＝1×23

＋0×22

＋1×21＋1×20＋0×2－1＋1×2－2

＝（11.25）10二、十－二转换方法—基数连除、连乘法将整数部分和小数部分分别进行转换。整数部分---基数连除取余;

小数部分---基数连乘取整。合并整数部分:基数连除，取余数自下而上.小数部分:基数连乘，取整数自上而下.所以：(44.375)D＝(101100.011)B采用基数连除、连乘法

可将十进制数转换为任意的N进制数。三、二－十六转换将二进制数由小数点开始，整数部分向左,小数部分向右，每4位分成一组，不够4位补零，则每组二进制数便是一位十六进制数。(1011110.1011001)200

=(5E.B2)16=(100011111010.11000110)2

四、十六－二转换方法：将每位十六进制数用4位二进制数表示。

(8FA.C6)16一、与逻辑（与运算）§2.2逻辑代数中的三种基本运算与门的逻辑符号：Ｙ＝Ａ•Ｂ或门的逻辑符号：Y=A+B非门的逻辑符号：Y＝A′常用的逻辑运算1、与非运算：逻辑表达式为：2、或非运算：逻辑表达式为：3、异或运算：不同为“1”，相同为“0”。4、同或运算：＝A⊙B异或和同或互为反运算相同为“1”，不同为“0”。5、与或非运算：逻辑表达式为：§2.3逻辑代数的基本公式和常用公式一、基本公式

2.基本公式1.常量之间的关系

3.基本定理二、常用公式§2.4逻辑代数的基本定理§2.5逻辑函数及其表示方法一、逻辑函数如果以逻辑变量作为输入，以运算结果作为输出，当输入变量的取值确定之后，输出的取值便随之而定。输出与输入之间的函数关系称为逻辑函数。Y=F(A,B,C,…)二、逻辑函数表示方法常用逻辑函数的表示方法有：逻辑真值表（真值表）、逻辑函数式（逻辑式或函数式）、逻辑图、波形图、卡诺图及硬件描述语言。它们之间可以相互转换。例：一举重裁判电路设A、B、C为1表示开关闭合，0表示开关断开；Y为1表示灯亮，为0表示灯暗。得到函数表示形式：真值表函数式逻辑图波形图ABCYtttt最小项:在n变量逻辑函数中，若m为包含n个因子的乘积项，而且这n个变量都以原变量或反变量的形式在m中出现，且仅出现一次，则这个乘积项m称为该函数的一个标准积项，通常称为最小项。3个变量A、B、C可组成8(23)个最小项：4个变量可组成16(24)个最小项,记作m0～m15。三、逻辑函数的两种标准形式§2.6逻辑函数的化简方法一、公式化简法并项法：吸收法：A+AB

=A消项法：消因子法：配项法：AB+AB=A′AB+AC+BC=AB+AC′′A+AB=A+B′A+A

=AA+A

=1′逻辑函数的卡诺图表示法将n变量的全部最小项各用一个小方块表示，并使具有逻辑相邻性的最小项在几何位置上相邻排列，得到的图形叫做n变量最小项的卡诺图。卡诺图的定义：二、卡诺图化简法卡诺图化简法的步骤a.将逻辑函数化为最小项（可略去）；b.画出表示该逻辑函数的卡诺图；

c.画圈;d.写出最简与或表达式。画圈的原则◆合并个数为2n；◆圈尽可能大---乘积项中含因子数最少；◆圈尽可能少---乘积项个数最少；◆每个圈中至少有一个最小项仅被圈过一次，以免出现多余项。每一个圈写一个最简与项，规则是，取值为l的变量用原变量表示，取值为0的变量用反变量表示，将这些变量相与。然后将所有与项进行逻辑加，即得最简与—或表达式。例

用卡诺图化简逻辑函数：

L（A,B,C,D）=∑m（0,2,3,4,6,7,10,11,13,14,15）

解：（1）由表达式画出卡诺图。

（2）画包围圈，合并最小项，

得简化的与—或表达式:§3.3.2CMOS反相器工作原理PMOS管NMOS管CMOS电路VDDT1T2vIvO一、电路结构当NMOS管和PMOS管成对出现在电路中，且二者在工作中互补，称为CMOS管(意为互补)。3.3CMOS门电路§3.3.6CMOS电路的特点CMOS电路的优点1.静态功耗小。2.允许电源电压范围宽(3

18V）。3.扇出系数大，噪声容限大。集成门电路双极型TTL(Transistor-TransistorLogic

IntegratedCircuit,

TTL)ECLNMOSCMOSPMOSMOS型（Metal-Oxide-

Semiconductor，MOS）TTL—晶体管-晶体管逻辑集成电路MOS—金属氧化物半导体场效应管集成电路§3.5.2TTL反相器3.5TTL门电路CMOS电路与TTL电路比较：（1）CMOS电路的工作速度比TTL电路的低。（2）CMOS带负载的能力比TTL电路强。（3）CMOS电路的电源电压允许范围较大，约在

3～18V，抗干扰能力比TTL电路强。（4）CMOS电路的功耗比TTL电路小得多。门电路的功耗只有几个μW，中规模集成电路的功耗也不会超过100μW。（5）CMOS集成电路的集成度比TTL电路高。（6）CMOS电路容易受静电感应而击穿，在使用和存放时应注意静电屏蔽，焊接时电烙铁应接地良好，尤其是CMOS电路多余不用的输入端不能悬空，应根据需要接地或接高电平。数字电路组合逻辑电路时序逻辑电路任一时刻的输出仅取决于该时刻的输入，与电路原来的状态无关。任一时刻的输出不仅取决于现时的输入，而且还与电路原来状态有关。4.1概述第四章组合逻辑电路4.2组合逻辑电路的分析和设计方法§4.2.1组合逻辑电路的分析方法组合逻辑电路图写出逻辑表达式分析方法步骤：化简说明功能列真值表已知逻辑电路说明逻辑功能分析例分析如如图所示逻辑电路的逻辑功能。这是一个全加器电路形式变换写出表达式并简化§4.2.2组合逻辑电路的设计方法根据实际逻辑问题最简单逻辑电路设计步骤：确定输入、输出列出真值表根据设计要求根据设计所用芯片要求画逻辑电路图选择所需门电路例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现.解:1.首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出量为L，多数赞成时是“1”，否则是“0”。2.根据题意列出真值表ABCL000000100100011110001011110111113.画出卡诺图化简：ABC000011111011110000ABBCACL=AC+BC+AB4、用与非门实现逻辑电路ABCL一、二进制译码器输入端：n输出端：2n二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。§4.3.2译码器译码：将二进制代码翻译成对应的输出信号的过程.译码是编码的逆过程.

实现译码操作的电路称为译码器。

3位二进制译码器(3线-8线译码器)输入：3位二进制代码输出：8个互斥的信号（高电平有效）74HC138集成译码器S=1,译码器正常工作100片选输入端（使能端）输出低电平有效地址输入端3线－8线译码器74HC138功能表当S1=1,=0,=0（即S=1）时，可得输出四、译码器的应用例4.3.3：试用3线－8线译码器74HC138设计一个多输出的组合逻辑电路。输出逻辑函数式为解：化为最小项之和的形式：当S1=1,S2′=S3′=0时,令A2=A,A1=B,A0=C,则画电路图（1）半加器：半加运算不考虑从低位来的进位A---加数;B---被加数;S---本位和;Co---进位。真值表1位加法器§4.3.4加法器（2）全加器：A---加数；B---被加数；Ci---低位的进位；S---本位和；Co---进位。逻辑状态表见下页相加过程中，既考虑加数、被加数又考虑低位的进位。1、触发器的现态和次态现态：Ｑ次态：Ｑ*2、触发器逻辑功能描述方法功能表（特性表）、特性方程、状态图、波形图或者表示为：现态：Ｑn次态：Ｑn+1第五章触发器5.2SR锁存器一、SR锁存器（基本RS触发器）1.或非门构成特性方程：已知或非门构成的基本RS触发器输入波形，试画出输出Q和Q′的波形。基本RS触发器动作特点:特性方程：输入信号在全部作用时间内都直接改变输出端Q和Q′的状态。主从JK触发器没有约束。主从JK触发器电路及其图形符号

边沿触发型D触发器逻辑符号

特性方程：逻辑符号带异步置位、复位端的CMOS边沿触发D触发器上升沿触发异步置位端（高电平有效）异步复位端（高电平有效）边沿触发器动作特点:触发器的次态仅仅取决于时钟信号的上升沿（下降沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。边沿触发器有效地提高了触发器的抗干扰能力，因而也提高了电路的工作可靠性。例1：时钟CLK波形如图所示,试画出各触发器输出端Q的波形,设Q的初始状态为0.

CLKQ1

Q2根据触发器动作特点可分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，存储电路中所有触发器的时钟使用统一的CLK,状态变化发生在同一时刻，即触发器在时钟脉冲的作用下同时翻转;而在异步时序逻辑电路中，触发器的翻转不是同时的没有统一的CLK,触发器状态的变化有先有后。6.1概述第六章时序逻辑电路时序逻辑电路的分类：1.时序逻辑电路包含组合逻辑电路和存储电路两个部分；2.存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。时序逻辑电路根据输出信号的特点时序逻辑电路可分为米利（Mealy）型和穆尔（Moore）型。在米利型时序逻辑电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入变量。2.把得到的驱动方程代入相应触发器的特性方程中，就可以得到每个触发器的状态方程，由这些状态方程得到整个时序逻辑电路的方程组；3.根据逻辑图写出电路的输出方程；4.写出整个电路的状态转换表、状态转换图和时序图；5.由状态转换表或状态转换图得出电路的逻辑功能。6.2.时序逻辑电路的分析方法步骤：1.从给定的逻辑电路图中写出每个触发器的驱动方程；电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表时序图15时序电路的分析步骤：42将驱动方程代入特性方程判断电路逻辑功能,检查自启动3计算例6.2.2分析图6.2.4所示的时序逻辑电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。6.2.时序逻辑电路的分析方法图6.2.4解：（1）驱动方程：（2）状态方程D触发器的特性方程为Q*＝D，得（3)输出方程：图6.2.4(4）状态转换表：A＝0时为4进制加法计数器A＝1时为4进制减法计数器故此电路为有输入控制的逻辑电路，为可控计数器，A＝0为加法计数器，A＝1为减法计数器。（5)状态转换图：图6.2.5g.逻辑功能:(1)由于每输入16个CLK脉冲触发器的状态一循环，并在输出端C产生一进位信号，故为16进制计数器。若二进制数码的位数为n，而计数器的循环周期为2n，这样计数器又叫二进制计数器。将计数器中能计到的最大数称为计数器的容量，为2n－1.(2)计数器有分频功能，也把它叫做分频器。若CLK脉冲的频率为f0,则由16进制计数器的时序图可知，输出端Q0、Q1、Q2、Q3的频率为f0/2、f0/4、f0/8、f0/16.6.3.2计数器计数器经历一次计数循环所包含的状态数称为计数器的模。如3位二进制计数器其模是8。*中规模集成的4位同步二进制计数器74161(74LS161):其逻辑图形符号及功能表如图6.3.9所示。6.3.2计数器注：74161和74LS161只是内部电路结构有些区别。74LS163也是4位二进制加法计数器，但清零方式是同步清零1.M<N的情况在N进制计数器的顺序计数过程中，若设法使之跳过（N－M）个状态，就可以得到M进制计数器了，其方法有置零法（复位法）和置数法（置位法）。6.3.2计数器置数法置零法a.置零法：置零法适用于置零（有异步和同步）输入端的计数器，如异步置零的有74LS160、161、191、190、290,同步置零的有74LS163、162，其工作原理示意图如图所示。若原来的计数器为N进制，初态从S0开始，则到SM－1为M个循环状态。若清零为异步清零，故提供清零信号的状态为暂态，它不能计一个脉冲，所以为了实现M进制计数器，提供清零信号的状态为SM。6.3.2计数器异步清零暂态b.置数法：有预置数功能的计数器可用此方法构成M进制计数器。但注意74LS161(160)为同步预置数，74LS191(190)为异步预置数。置数法的原理是通过给计数器重复置入某个数值的方法跳过（N－M）个状态，从而获得M进制计数器的。为了实现M进制计数器，同步置数置数信号应由SM－1产生，而异步置数应由SM产生。6.3.2计数器产生预置数信号的状态2.M>N的情况这种情况下，必须用多片N进制计数器组合起来，才能构成M进制计数器。连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式。(1)串行进位方式和并行进位方式：串行进位方式：在串行进位方式中，以低位片的进位信号作为高位片的时钟输入信号。两片始终同时处于计数状态.6.3.2计数器b.若要实现的M进制（如31进制）不可分解成两个小于N的因数相乘，则要采用整体置零法或整体置数法构成6.3.2计数器（2)整体置零方式和整体置数方式首先将两片N进制计数器按串行进位方式或并行进位方式联成N×N>M进制计数器，再按照N<M的置零法和置数法构成M进制计数器。此方法适合任何M进制（可分解和不可分解）计数器的构成。占空比q：脉冲宽度与脉冲周期的比值，即q＝tw

/T10.1概述第十章脉冲波形的产生和整形10.2.1用门电路组成的施密特触发器将两极反相器串接起来，通过分压电阻把输出端的电压反馈到输入端就够成施密特触发器电路，其电路及其图形符号如图10.2.1所示。1用于波形变换2用于鉴幅3用于脉冲整形4.用于构成多谐振荡器10.3单稳态触发器它有稳态和暂稳态两个不同的工作状态