电子技术第16讲(触发器、寄存器)

第16讲第14章时序逻辑电路14.1触发器R-S触发器D触发器14.2存放器第14章时序逻辑电路14.1触发器14.1.1R-S触发器&&RDSDQQRD—RESET直接复位端SD—SET直接置位端Q,Q输出端1.根本的R-S触发器组成：用2个与非门(或或非门)构成R-S触发器真值表RDSDQQ0101(复位)1010(置位)11坚持原状00不确定&&RDSDQQ011100RD=0同时SD=1时,Q=0。故RD称为复位端,或称为清0端R-S触发器真值表&&RDSDQQ011100RDSDQQ0101(复位)1010(置位)11坚持原状00不确定SD=0同时RD=1时,Q=1。故SD称为置位端,或称为置1端&&RDSDQQR-S触发器真值表RDSDQQ0101(复位)1010(置位)11坚持原状00不确定指R、S从01或10变成11时,输出端形状不变111100&&RDSDQQR-S触发器真值表RDSDQQ0101(复位)1010(置位)11坚持原状00不确定指RD、SD同时从00变成11时,输出端形状不定001111R-S触发器真值表RDSDQQ0101(复位)1010(置位)11坚持原状00不确定指RD、SD同时从00变成11时,输出端形状不定&&RDSDQQ00111111&&RDSDQQ001111110000即Q、Q也能够是01,也能够是10设计电路时此种情况应防止R-S触发器特点:(1)具有两个稳态(Q=0,Q=1或Q=1,Q=0),称为双稳态触发器.(2)可触发使之翻转(使RD、SD之一为0时可翻转).(3)具有记忆功能(RD、SD都为1时，坚持原来形状).R-S触发器运用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kKR-S触发器运用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kKR-S触发器运用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kKQQt正脉冲负脉冲2.时钟控制电平触发的R-S触发器触发器功能表&&RDSDQQ&&RSCPCP:时钟脉冲(ClockPulse)

R、S控制端CPRSQn+1阐明100Qn坚持1011置11100清0111不定防止0Qn坚持时钟控制电平触发的R-S触发器(续)时钟控制—只需CP=1时,输出端形状才干改动电平触发—在CP=1时,控制端R、S的电平(1或0)发生变化时,输出端形状才改动CPRSQn+1阐明100Qn坚持1011置11100清0111不定防止0Qn坚持用途:D触发器和J-K触发器的内部电路14.1.2D触发器1.时钟控制电平触发的D触发器CPRSQn+1阐明100Qn坚持1011置11100清0111不定防止0Qn坚持1D&&RDSDQQ&&RSCP其他两种情况不会出现时钟控制电平触发的D触发器功能表CPDQn+11001110QnCP=1时,Qn+1=DCP=0时,坚持原状1DCP&&RDSDQQ&&D触发器具有数据记忆功能时钟控制电平触发的D触发器1DCP&&RDSDQQ&&RDSD符号RDSDDCPQQ2.维持阻塞型D触发器&&RDSDQQ&&&&DCP符号RDSDDCPQQ维持阻塞型D触发器的引脚功能符号RD直接清0端(复位端)R=0,S=1时,Q=0SD直接置1端(置位端)R=1,S=0时,Q=1小圈表示低电平有效D数据输入端CP时钟脉冲Q、Q输出端，Q的小圈表示是反相输出端,即Q总是与Q相反RDSDDCPQQ维持阻塞型D触发器的引脚功能(续)功能表CPQn+1D触发方式:边沿触发(时钟上升沿触发)功能表阐明：在CP上升沿时，Q等于D；在CP高电平、低电平和下降沿时，Q坚持不变RDSDDCPQQ时钟下降沿触发的维持阻塞型D触发器RDSDDCPQQ功能表CPQn+1D功能表阐明：在CP下降沿时，Q等于D；在CP高电平、低电平和上升沿时，Q坚持不变3.集成D触发器引见(1)集成双D触发器74LS74RDSDDCPQQRDSDDCPQQVcc(+5V)GND(地)D触发器运用举例:用D触发器将一个时钟进展2分频.DCPQQCPCPQQ01RD、SD不用时,甩空或经过4.7k的电阻吊高电平频率FQ=FCP/2D触发器功能CP时，Q=D用2个2分频器级联组成一个4分频器DCPQQDCPQQCP1Q2QF2Q=F1Q/2=FCP/4(2)集成4D触发器74LS175特点:一个集成电路中有4个D触发器,时钟CP公共,清0端RD公共RDQQRDQQRDQQRDQQCP1D2D3D4DRD2Q1Q3Q4Q1Q2Q3Q4QVcc(+5V)GND集成4D触发器74LS175的运用举例—抢答电路1Q1Q2Q2Q3Q3Q4Q4QVccGND1D2D3D4DCPR5004+5V111&&1+5V4.7k风鸣器CP1kHz主持人清0甲乙丙丁74LS175参赛人抢答按键1(3)集成8D触发器内部有8个D触发器Q输出R公共CP公共QDRQDR内部有8个D触发器CP1D8DRDGNDVcc1Q2D3D4D5D6D7D2Q3Q4Q5Q6Q7Q8Q课堂练习标题:时钟CP及输入信号D的波形如下图,试画出各触发器输出端Q的波形,设各输出端Q的初始形状=0.DQDCPQ1Q2DQDCPDQDCPQ1课堂练习(续)CPDQ1课堂练习(续)Q2DQDCPCPDQ114.2存放器14.2.1数码存放器(并行存放器)DCP一个D触发器组成1位的数码存放器CP上升沿,Q=DCP高电平、低电平、下降沿，Q不变由D触发器组成，用于存放数码RDSDDCPQQ由4D集成电路74LS175组成4位二进制数存放器RDQQRDQQRDQQRDQQCP1D2D3D4DR2Q1Q3Q4Q1Q2Q3Q4QVcc(+5V)GND〔吊高电平〕D3D2D1D0CPQ3Q2Q1Q0RGNDVcc+5V+5V74LS175〔电源〕CP1D2D3D4D1Q2Q3Q4Q4D锁存器数码存放器(续)4位二进制数数码存放器(续)由8D集成电路74LS273组成8位二进制数存放器D3D2D1D0CPQ3Q2Q1Q0R+5V74LS2731D8D1Q8Q8D锁存器Q4Q5Q6Q7D4D5D6D7CP8位二进制数D7~D0数码存放器用于计算机并行输入/输出接口外部设备(打印机)8D锁存器1D~8D1Q~8QCPD7~D0计算机CPU控制信号计算机CPU数据总线输出接口计算机总线画法:一条粗线代表8条线14.2.2串行移位存放器1.用D触发器组成的移位存放器QSRDQSRDQSRDQSRDDiCQ1Q2Q3Q4CP串行输入13.6存放器13.6.2串行移位存放器1.用D触发器组成的移位存放器经4个CP脉冲,Di出如今Q4上Q1Q2Q3Q4CPDiDiDiDiCPDiDiDi0CPDiDi00CPDi000C0000由D触发器组成的串行移位存放器功能表QSRDQSRDQSRDQSRDDiCQ1Q2Q3Q4CP串行输入循环移位存放器CQSRDQSRDQSRDQSRDQ1Q2Q3Q4CP经4个CP脉冲循环一周CPQ1Q2Q3Q40100010100200103000141000既具有串行输入又具有并行输入的移位存放器CPQ4CQSRDQSRDQSRDQSRDQ1Q2Q3串行输入数据Di清0脉冲&&&&D1D2D3D4L并行输入脉冲并行输入数据00001010011101R=1S=0Q1=1R=1S=0Q3=1R=1S=1Q2不变R=1S=1Q4不变114.2.3集成电路双向移位存放器(74LS194)并行输入数据右移串入数据控制端输出清0端时钟左移串入数据Q0Q1Q2Q3DSRD0D1D2D3DSLCRMBMACP74LS194Q0Q1Q2Q3DSRD0D1D2D3DSLCRMBMACP74LS194双向移位存放器74LS194的功能CRCPMBMAQ0Q1Q2Q300000100坚持101DSR右移一位110