实验一-1位全加器电路设计

实验一1位全加器电路的设计一、实验目的1、学会利用QuartusⅡ软件的原理图输入方法设计简单的逻辑电路；2、熟悉利用QuartusⅡ软件对设计电路进行仿真的方法；3、理解层次化的设计方法。二、实验内容1、用原理图输入方法设计完成一个半加器电路。并进行编译与仿真。2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。三、实验步骤1.使用Quartus建立工程工程从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】翻开Quartus软件，界面如图1-1示。图1-1Quartus软件界面在图1-1中从【File】>>【NewProjectWizard...】新建工程工程，出现新建工程向导NewProjectWizard对话框如图1-2所示。该对话框说明新建工程应该完成的工作。在图1-2中点击NEXT进入新建工程目录、工程名称和顶层实体对话框，如图1-3所示，顶层实体名与工程名可以不同，也可以不同。输入工程目录如E:\0512301\first、工程工程名称和顶层实体名同为fadder。图1-2新建工程向导说明对话框图1-3新建工程目录、工程名、顶层实体名对话框接着点击NEXT进入新建添加文件对话框如图1-4所示。这里是新建工程，暂无输入文件，直接点击NEXT进入器件选择对话框如图1-5所示。这里选择Cyclone系列的EP1C6Q240C8。图1-4新建添加文件对话框图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。图1-6添加第三方EDA开发工具对话框本实验只利用Quartus集成环境开发，不使用其它EDA开发工具，直接点击NEXT进入工程信息报告对话框如图1-7所示。点击Finish完成新建工程工程的建立如图1-8示。图1-7工程信息报告对话框图1-8工程工程建立完成界面2、新建半加器原理图文件在图1-8中从【File】>>【New.】翻开新建文件对话框如图1-9所示。选择BlockDiaoram/SchematicFile按OK按钮建立图形设计文件。缺省名为Block1.bdf如图1-10所示。图1-9新建文件对话框图1-10新建Block1.bdf界面在Block1.bdf窗口中任意处双击,弹出添加元件符号对话框图，这里先选择一个与门如图1-11所示。图1-11添加元件符号对话框单击OK。与门符号被附在鼠标指针上，在Block1.bdf窗口中适当位置点击一下，放置该符号。按ESC键后，完成一次元件的放置，再选择与放置其它元件和引脚，双击引脚符号在弹出的对话窗口中可改变其名称。元件和引脚放置完成后进行连线，连线时，当鼠标位于一个符号引脚上或图表模块边沿时连线工具变为十字形，移动鼠标，选择开始点，按住左键拖动鼠标至结束点放开。从而完成半加器电路的设计，如图1-12所示。图1-12半加电路原理图点击保存bdf文件，接受默认的路径和文件类型，文件名改为hadder.。默认Addfiletocurrentproject选项选中。如下图1-13所示，图1-13将bdf文件存盘对话框3、编译综合，生成半加器模块符号如图1-14，在ProjectNavigator窗口的File标签中的hadder.bdf文件单击右键，在弹出的菜单中点击SetasTop-LevelEntity，将hadder.bdf文件设置为顶层实体。图1-14将文件设置为顶层实体选择【Processing】>>【StartCompilation】或用编译快捷图标进行全程编译。假设有错误，根据信息窗口提示找出并更正错误，直至编译成功为止。如图1-15所示。图1-15编译成功窗口在图1-15窗口中，单击确定进入编译报告窗口，可查看编译报告、综合报告、适配报告、时序分析报告等。本实验暂不分析此报告。如图1-16，选择【File】>>【Creat/Update】>>【CreatSymbolFILesforCurrentfile】将设计好的半加器原理图文件生成一个模块符号文件hadder.bsf。4、创立全加器原理图文件并进行编译综合从【File】>>【New.】翻开新建文件对话框，选择BlockDiaoram/SchematicFile再新建一个全加器顶层原理图文件。在新建原理图窗口中任意处双击，弹出添加元件符号对话框，在Project目录下，选择hadder，窗口中出现一个大的符号，如图1-17就是半加器原理图生成的模块符号。图1-17添加模块符号对话框添加两个半加器模块符号，再添加一个或门和输入输出引脚，完成全加器电路的设计如图1-18所示。图1-18全加器电路图点击保存，文件名为fadder.bdf，再将fadder.bdf置为顶层，进行全程编译，直至编译成功。如图1-19、1-20所示。图1-19将fadder.bdf置为顶层对话框图1-20编译成功对话框5、建立全加器仿真文件点击新建按钮，出现新建文件对话框如图1-21所示，选择others>>VectorWaveformFile，出现仿真文件编辑界面如图1-22所示。SHAPE图1-21新建仿真文件对话框图1-22仿真编辑窗口选择【Edit】>>【Endtime】出现设置仿真时间长度对话框如图1-23所示，如可设为10us，单击OK结束设置图1-23设置仿真时间长度对话框选择【Edit】>>【GridSize】出现设置仿真网格对话框如图1-24所示，如可设为100ns，单击OK结束设置。图1-24设置仿真网格对话框在图1-22中Name下方空白区域右击出现操作菜单，选择InsertNodeorBus，弹出添加节点或总线对话框如图1-25所示，图1-25添加节点或总线对话框选择NodeFinder出现查找节点对话框如图1-26所示。在Filter栏中选择Pins:all，在Lookin栏中选择Fadder，点击List按钮。出现节点列表选择对话框如图1-27所示。点击中间全选按钮>>再点击OK，所示节点被加到波形编辑窗口如图1-28所示。图1-26节点查找对话框图1-27节点列表对话框图1-28添加节点后的波形编辑窗口分别选择节点ain,bin,cin，利用波形编辑按钮设置节点的输入波形如图1-29所示，并保存波形文件为fadder.vwf。图1-29节点输入波形设置选择【Assignments】>>【Setting】在弹出窗口的Category下单击Simultorsetting，出现Simultorsetting对话框，在Simultorinput栏中设置仿真文件路径指向fadder.vwf如图1-30所示，单击OK结束设置。图1-30仿真波形设置选择【Processing】>>【Startsimulation】或用快捷按钮进行波形仿真。仿真成功后，生成全加器的仿真波形如图1-31所示图1-31全加器的仿真波形6、引脚锁定选择【Assignments】>>【AssignmentEditor】在弹出的分配管脚对话窗口中的Category栏中Pin，在To栏中双击选择端口名称，在Location栏中输入相应的管脚，如图1-32所示。设置完成后保存，然后关闭该对话框。图1-32分配管脚对话窗口选择【Assignments】>>【Device】，在出现的Device对话框中点击Device&PinOptions，出现Device&PinOptions对话框，选择UnusedPins标签将未使用管脚设置为高阻输入，如图1-33所示。图1-33未使用管脚设置7、编程下载将fadder.bdf文件设置为顶层，重新进行全程编译，直至编译成功。用下载电缆将计算机与FPGA主板上JATG口连接，选择【Tools】>>【Programmer】或点击工具栏中的编程快捷按钮翻开编程器窗口并自动翻开配置文件fadder.sof，选中Program/Confiure，如图1-34所示。单击Start按钮开始进行下载配置，直至配置成功。8、观察实验结果实验任务二、全加器VHDL语言的输入方法。新建工程工程〔同上〕新建半加器文本文件，并进行全程编译从【File】>>【New.】翻开新建文件对话框如图1-35所示。选择Vhdlfile按OK按钮建立文本设计文件