(完整)《EDA技术与应用》期末试卷

1(完整)《EDA技术与应用》期末试卷EDA試卷答案一、单项选择题A.功能仿真B.时序仿真C。逻辑综合D。配置3.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实A。综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一A.可编程乘积项逻辑B.查找表(LUT）C。输入缓冲D.输出缓冲6。VHDL语言是一种结构化设计语言;一个设计实体(电路模块）包括实体与结构体两部分，结构体描述_____A.器件外部特性B。器件的内部功能C.器件外部特性与内部功能D.器件的综合约束下列方法中A不属于面积优化.P238A。流水线设计B。资源共享8.进程中的信号赋值语句，其信号更新是B。P134A.立即完成B。在进程的最后完成C。按顺序完成D.都不对A.时序逻辑电路B。组合逻辑电路C.双向电路D。三态控制电路10。状态机编码方式中，其中A占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源,A。一位热码编码B。顺序编码C。状态位直接输出型编码D。格雷码编码1.下面程序是1位十进制计数器的VHDL描述，试补充完整。2(完整)《EDA技术与应用》期末试卷USEIEEE.STD_LOGIC_1164。ALL；USEIEEE。STD_LOGIC_UNSIGNED。ALL;ENTITYCNT10ISQ:OUTSTD_LOGIC_VECTOR（3DOWNTO0)）；ENDCNT10；ARCHITECTUREbhvOFCNT10ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0)；BEGINBEGINIFCLK'EVENTANDCLK=’1’THEN—-边沿检测ELSEQ1<=Q1+1；-—加1ENDPROCESS;Q〈=Q1；2。下面是一个多路选择器的VHDL描述，试补充完整。USEIEEE.STD_LOGIC_1164。ALL;A,B:INSTD_LOGIC_VECTOR（7DOWNTO0);Y:OUTSTD_LOGIC_VECTOR（7DOWNTO0)）;ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINy<=Awhensel=’1'ELSE仔细阅读下列程序，回答问题3USEIEEE.STD_LOGIC_1164。ALL；ENTITYLED7SEGIS3PORT(A:INSTD_LOGIC_VECTOR（3DOWNLED7S：OUTSTD_LOGIC_VECTOR（6DOWNTO0))；ENDLED7SEG;ARCHITECTUREoneOFLED7SEGISSIGNALTMP：STD_LOGIC；BEGINSYNC：PROCESS（CLK，A）BEGINIFCLK’EVENTANDCLK=’1'THENTMP〈=A；ENDPROCESS；OUTLED:PROCESS(TMP）BEGINWHEN”0000"=>LED7S〈="0111111"；WHEN”0010"=>LED7S<="1011011"；WHEN”0011”=>LED7S〈="1001111";WHEN”0100"=>LED7S<=”1100110”;WHEN"0111"=>LED7S〈="0000111”;WHEN"1001”=>LED7S<="1101111”；ENDCASE;ENDPROCESS；1.在程序中存在两处错误，试指出,并说明理由：TMP：STD_LOGIC_VECTOR（3DOWNTO0该语句后添加WHENOTHERS=〉LED7S〈="0000000"；四、阅读下列VHDL程序,画出原理图（RTL级）(完整)《EDA技术与应用》期末试卷—-1--2——-—4--5—-6-—7—-8-—9-————-13—-15-—-——-——--22--23—-——-——-27—-—-——30-—--324(完整)《EDA技术与应用》期末试卷USEIEEE.STD_LOGIC_1164。ALL；c：OUTSTD_LOGIC;d：OUTSTD_LOGIC);ENDENTITYHAD；ARCHITECTUREfh1OFHADISBEGINc<=NOT（aNANDb）;d〈=(aORb）AND（aNANDb）;ENDARCHITECTUREfh1;五、请按题中要求写出相应VHDL程序异步复位信号计数使能计数输出，位宽为105USEIEEE.STD_LOGIC_1164。ALL；USEIEEE。STD_LOGIC_UNSIGNED。ALL;ENTITYCNT1024ISDATA：INSTD_LOGIC_VECTOR（9DOWNTO0）;Q:OUTSTD_LOGIC_VECTOR（9DOWNTO0)）;ENDCNT1024;ARCHITECTUREONEOFCNT1024ISBEGINPROCESS(CLK,RST,EN，LOAD，DATA)VARIABLEQ1：STD_LOGIC_VECTOR(9DOWNTO0)；BEGINELSIFCLK=’1'ANDCLK’EVENTTHENELSEQ<=Q1;ENDPROCESS；ENDONE；ea(完整)《EDA技术与应用》期末试卷面原理图，写出相应VHDL描述6(完整)《EDA技术与应用》期末试卷USEIEEE。STD_LOGIC_1164.ALL；ENTITYTRI_STATEISENDTRI_STATE；ARCHITECTUREBEHAVOFTRI_STATEISBEGINPROCESS（E，A，Y）BEGINELSEB〈=Y；Y<=A;ENDPROCESS；ENDBEHAV;下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制ADDataCEA0RCK12_8CLK10wraddrrddata12rddatardaddrSTATUSCSAnalogInClkIncCntclr下面列出了AD574的控制方式和控制时序图AD574逻辑控制真值表（X表示任意）K12_8A00XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效7(完整)《EDA技术与应用》期末试卷1.要求AD574工作在12位转换模式,K12_8、A0在control中如何设置3.对地址计数器模块进行VHDL描述输入端口:clkinccntclr输出端口:rdaddr计数脉冲计数器清零useieee。std_logic_1164。all;useieee.std_logic_unsigned。all;entityaddr_cntisendaddr_cnt;architectureoneofaddr_cntissignaltmp：std_logic_vector（9downto0);beginprocess(clkinc,cntclr）beginifclkinc'eventandclkinc='1'thenelsetmp〈=tmp+1；endprocess；wraddr<=tmp；endone；4.根据状态图，试对control进行VHDL描述(完整)《EDA技术与应用》期末试卷useieee。std_logic_1164useieee。std_logic_unsigned。all；entitycontrolisport（addata：instd_logic_vector（11downto0)；cs，ce，a0,rc,k12_8，clkinc：outstd_logic;rddata：outstd_log））endcontrol;architecturebehavofcontrolistypecon_stis（s0,s1，s2，s3,s4)；signalreg12:std_logic_vector（11downto0begink12_8<=’1';begincst〈=nst;endprocess;COMP:process(cst,status，addata)begincase（cst）iswhenothers=>nst〈=s0；endcase；endprocess;beginreg12<=addata；endprocess;rddata〈=reg12;endbehav;89(完整)《EDA技术与应用》期末试卷ENTITYadramISPORT(data:INSTD_LOGIC_VECTOR（11DOWNTO0)；—-写入数据wraddress:INSTD_LOGIC_VECTOR(9DOWNTO0)；--写入地址rdaddress：INSTD_LOGIC_VECTOR(9DOWNTO0）;——读地址q:OUTSTD_LOGIC_VECTOR(11DOWNTO0)--读出数据ENDadram；试用例化语句，对整个FPGA采集控制模块进行VHDL描述(完整)《EDA技术与应用》期末试卷entitydacoisaddata：instd_logic_vectcs，ce,a0，rc,k12_8：outstd_logic;rddata：outstd_logic_vector（11downto0）)；enddaco;architectureoneofdacoiscomponentcontroliscs，ce，a0,rc,k12_8,clkinc：outstd_logic；rddata：outstd_logic_vector(11dowendcomponent；componentaddr_cntiswraddr：outstd_logic_vector(9downto0）)；endcomponent;componentadramISPORT(data:INSTD_LOGIC_VECTOR（11DOWNTO0——写入数据wraddress：INSTD_LOGIC_VECTOR（9DOWNTO0——写入地址rdaddress：INSTD_LOGIC_VECTOR(9DOWNTO0）;--读地址q:OUTSTD_LOGIC_VECTOR(11DOWNTO0)—-读出数据ENDcomponent;signalrds:std_logic_vector（11downto0)；signalwraddr：std_logic_vector（9downto0）;beginu1：controlportmap（a