EDA-计数器及时序电路

内蒙古工业大学信息工程学院PAGExxxxx信息工程学院实验报告课程名称：CPLD/FPGA应用开发技术实验名称：计数器及时序电路实验类型：验证性□综合性□设计性■实验室名称：信息学院机房班级学号姓名：组别：同组人：成绩：实验日期：2010年6月29日预习报告成绩：指导教师审核（签名）：年月日预习报告一、实验目的：1、了解时序电路的VHDL语言设计方法。2、了解同步计数器的使用方法。3、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。二、实验设备：1、PC机2、EDA实验箱（主芯片是ALTERAEPM7128SLC84-15）。三、实验内容：1、用VHDL语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。2、用74LS161两个宏连接成八位二进制同步计数器。3、用74LS161宏，同时采用清零和置数法组成六进制和十二进制计数器。四、实验步骤：1、采用文本编辑器输入VHDL语言源程序，或采用原理图输入法从MF库中调用器件74161，生成原理图，之后建立工程。2、编译。3、仿真。4、对芯片进行编程。5、根据管脚分配情况连线。（1）根据芯片特点，管脚分配时一般将时钟信号分配给83脚，复位信号分配给1脚。若有使能信号，使能信号分配给84脚。（2）时钟信号的连接：将实验板上提供的时钟与芯片的83脚相连。（3）复位信号的连接：将实验板上的某按键开关输出与芯片的1脚相连。（4）将计数器的输出端分别与LED灯相连。6、按动复位键，观察实验结果。7、改变输入时钟信号的频率，观察实验结果。五、实验报告要求：1、给出电路的VHDL描述或电路原理图、仿真结果。2、采用原理图输入法进行设计时，说明设计思路。3、说明仿真波形图中输入数据的给定依据。4、说明物理连线情况。5、时钟频率改变后，实验结果有何变化。实验报告成绩：指导教师审核（签名）：年月日实验报告实验结果分析：用VHDL语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。四位二进制加法计数器程序清单：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycounter4isport(clk,clr:instd_logic;count:outstd_logic_vector(1downto0));endcounter4;architecturebehaofcounter4issignalcnt:std_logic_vector(1downto0);beginprocess(clk,clr)beginif(clr='0')thencnt<="00";elsif(clk='1'andclk'event)thenifcnt="11"thencnt<="00";elsecnt<=cnt+'1';endif;endif;count<=cnt;endprocess;endbeha;仿真结果：

六进制同步计数器程序清单：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycounter6isport(clk,clr:instd_logic;count:outstd_logic_vector(2downto0));endcounter6;architecturebehaofcounter6issignalcnt:std_logic_vector(2downto0);beginprocess(clk,clr)beginif(clr='0')thencnt<="000";elsif(clk='1'andclk'event)thenifcnt="101"thencnt<="000";elsecnt<=cnt+'1';endif;endif;count<=cnt;endprocess;endbeha;仿真结果：2、用74LS161两个宏连接成八位二进制同步计数器。设计思路：采用原理图输入方式，由于同步四位二进制计数器74LS161，因此要实现八位二进制同步计数器，应该使用两个74LS161进行有效级联，使得74LS161（1）（低四位）得进位输出端CO与74LS161（2）（高四位）的使能端CTp、CTt连接，这样低四位计数到1111，下一个上升沿到来，计数器74LS161（1）进位输出端为高电平，即计数器74LS161（2）使能端有效，此时计数器74LS161（2）开始工作。电路原理图：仿真结果：3、用74LS161宏，同时采用清零和置数法组成六进制和十二进制计数器。设计思路：清零法：要实现六进制计数，计数器从0000开始计数，计数到0101后，可利用与非门拾取状态，并将与非门的输出送至计数器的清零端CR（低电平有效），清零端有效计数器重新开始计时；（对于十二进制原理类似）置数法：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置数信号，送给置数端，使计数器立刻返回到初始的预置数状态SM，即实现了SM～SN-1计数。也就是说，异步置数即利用74LS161的置数端LD（低电平有效），要实现六进制计数，置数端应该设置为1010，当计数到1111后，输出进位端有效，并将信号送至置数端LD（低电平有效），重新开始计数；（对于是二进制原理类似）清零6进制电路图原理图：仿真波形：置数6进制电路图原理图：实验心得体会做完EDA实验，我感到受益匪浅。这不仅使我了解了EDA的实验系统，学习了MAX+PLUSⅡ软件的使用，掌握了基本的电路设计流程、方法以及技巧，更增强了我对EDA设计的兴趣。在实验的过程中，老师又结合实际详细的教了我们VHDL语言的基本指令及编程方法，教我们熟悉了在PC机上运用MAX+PLUSⅡ软件和EPLD进行电路设计的设计和仿真过程。之后，老师为我们布置了实验任务，开始，大家都不会编写程序，或是编出来的程序有很多错误，但是在老师的指导修改下，我们克服了困难，找到了问题所在，改正了错误，编出了正确的程序。但在软件