《电路与电子技术》 第2版 课件 卢飒 第9-11章 组合逻辑电路、时序逻辑电路、模数-数模转换器

第9章组合逻辑电路§9.1组合逻辑电路的分析与设计方法§9.2常用组合逻辑电路介绍编码器译码器加法器数据选择器组合逻辑电路的分析组合逻辑电路的设计数值比较器§9.3组合逻辑电路中的竞争与冒险组合逻辑电路的特点数字电路组合逻辑电路时序逻辑电路9.1.1组合逻辑电路概述组合逻辑电路的结构特点：（1）输出与输入之间无反馈（2）不包括记忆（存储）元件X1X2XnF1F2Fm输入输出组合逻辑电路

多输入、多输出电路组合逻辑电路的框图：电路的输出只与电路当前的输入有关，即无记忆性。X1X2XnF1F2Fm输入输出组合逻辑电路组合逻辑电路的功能特点：组合逻辑电路输出函数的一般逻辑表达式：F1=f1(X1、X2、┄Xn)F2=f2(X1、X2、┄Xn)┆┆Fm=fm(X1、X2、┄Xn)各输出函数仅由输入确定，彼此相互独立ABF&&&&&GB&GAQQ组合逻辑电路组合逻辑电路时序逻辑电路11&&&&≥1存在反馈分析要求：已知电路结构（输出输入逻辑关系）分析步骤：由逻辑图得出逻辑函数表达式，并化简；列真值表；确定逻辑功能。（逻辑图）求电路的功能9.1.2组合逻辑电路的分析分析图示电路的逻辑功能。ABF1F2F3F&&&&解：“异或”逻辑

可用来判断两信号是否一致。例1写出输出函数式例2：分析图示电路的逻辑功能。&&&&≥1ABCF1F2F3F4F解：写出输出函数式列真值表ABCF00010010010001101000101011001111分析电路功能当A、B、C全为0或1时，F为1，否则F为0。“判一致电路”例3：分析图示电路的逻辑功能。解：写出输出函数式列真值表分析电路功能当A、B、C中为1的个数≥2时，输出为1或1时，F为1，否则F为0。“多数表决电路”ABCF00000010010001111000101111011111设计要求：已知逻辑功能求逻辑电路图设计步骤：根据功能列出真值表；写出逻辑函数表达式，化简；画逻辑电路图。根据逻辑功能，进行逻辑抽象,

即确定逻辑变量，并对变量赋值；9.1.3组合逻辑电路的设计例1：设计一个监视交通信号灯工作状态的逻辑电路。

电路由

红、黄、绿三盏灯组成。正常工作时，任何时刻必有一盏而且只允许有一盏灯点亮；其它点亮状态时电路故障，要求发出故障信号。（要求用“与非”门实现）解：逻辑抽象（分别表示红、黄、绿三盏灯）输入变量：A、B、C“1”：灯亮“0”：灯不亮输出变量：F（表示报警与否）“1”：报警“0”：不报警列真值表ABCF00010010010001111000101111011111输入输出写出逻辑函数式ABC010001111011111逻辑图&&&&&&&&化简例2：举重比赛有ABC三个裁判及一个主裁判D。当主裁判认为合格时算为二票，而ABC裁判认为合格时分别算为一票。用“与非”门设计多数通过的表决电路。解：（1）逻辑抽象输出变量为F，多数通过时F=1，否则F=0，输入变量为A、B、C、D，为1表示合格，为0表示不合格；（2）列真值表ABCDF00000000100010000111010000101101100011111000010011101001011111000110111110111111（3）写出逻辑函数表达式，并化简ABCD0000010111101110&&&&&ABCDF（4）用“与非”门实现11111111m线一n线编码器输入(m个信息)输出(n位代码)编码器的功能

能够实现用二进制代码表示各种符号、数字和信息这一编码过程的电路。编码器的结构框图m与n的关系一般编码器的输入端数远大于输出端数8.2.1编码器编码器

二进制编码器十进制编码器普通十进制编码器优先十进制编码器普通二进制编码器优先二进制编码器编码器的分类由n位二进制数表示2n个信号的编码电路将十个输入信号编成对应的8421BCD码的电路逻辑符号普通编码器----互斥编码器4线-2线编码器

编码器任何时刻，只允许一个输入信号有效，不允许两个或两个以上的输入信号同时有效。编码表000100001001010010100011

当有两个或两个以上的信号同时输入编码电路，电路只对其中一个优先级别高的信号进行编码。优先编码器4线-2线编码器编码表000100001×0101×

×101×

×

×11结论：（1）该编码器输入信号的有效电平为高电平（2）电路的优先级别从高到低分别为I3、

I2、I1、I074LS148优先二进制编码器74LS148逻辑符号111001010101010101010111111110

0×××××××1××××××××111111000010

××××××0010110

×××××010011

1

0××××0110

11110×××1000

111110

××10101111110

×110011111110111功能表~是信号输入端

当输入为0时，表明该信号出现；输入优先权最高代码输出端反码输出低电平有效74LS148输入输出端说明:使能输入端，时芯片工作使能输出端，时无有效信号输入优先标志输出端，时表明芯片处于工作状态优先二进制编码器74LS148111001010101010101010111111110

0×××××××1××××××××111111000010

××××××0010110

×××××010011

1

0××××0110

11110×××1000

111110

××10101111110

×110011111110111功能表译码译码器的功能---将代码的特定含义翻译出来的过程。--实现译码功能的电路，也称为解码器。译码器的结构框图n线一m线译码器输入(m个信息)输出(n位代码)m与n的关系一般译码器的输入端数远小于输出端数9.2.2译码器译码器十进制译码器---将代码还原成相应数字、文字、符号并

显示出来的电路二进制译码器---用来表示输入状态的全部组合

n位输入，2N输出---将8421BCD码翻译成10个对应的十进制数码

的电路

显示译码器译码器的分类二进制译码器以74LS139译码器说明输出与输入的关系&&&&11111BA每个输出函数对应输入的一个最小项，因此又称为最小项发生器。真值表××111110001110011101101011110111使能端低电平有效输出端低电平有效逻辑符号74LS139BA二进制译码器74LS13874LS138当，时，各输出表达式为输入输出0×××××1×××10000100011001010011101001010110110101111111111111111111111111101111110111111011111101111110111111011111101111110111111174LS138功能表BCD/十进制译码器74LS4201111111110000000100100011010001010110011110001001101010111100110111101111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110111111111111111111111111111111111111111111111111111111111111输入输出74LS42功能表数字显示译码器显示译码器可直接用来驱动显示器件，以显示代码所表示的数字、字符等信息。LED数码管显示器件地（或电源）数码管符号共阳极LED结构共阴极LED结构输入输出0000

1111110

0110000

1101101

11110010110011

1011011

0111111

1110000

1111111

1111011显示字符74LS48

（共阴极）功能表000100100011010001010110011110001001集成译码显示器74LS48

（共阴极）74LS48+数码管的显示驱动实现逻辑函数例1：试用74LS138和与非门实现逻辑函数由于n变量的二进制译码器可以提供2n个最小项的输出，而任何逻辑函数均可写为最小项之和的形式，所以利用二进制译码器和一些必要的逻辑门可以实现任意组合逻辑函数。译码器的应用74LS138当

，时，各输出表达式为：解：已知74LS138逻辑关系为：74LS138“1”“0”&画连线图：令A2=C,A1=B,A0=A高位则利用译码器设计电路的步骤

选择集成二进制译码器译码器输入二进制代码位数=函数变量数

写出函数的标准“与或”式若用低电平有效芯片实现→“与非-与非”式

确认译码器和门电路输入信号的表达式译码器输入：函数变量（注意排列顺序）门电路输入：逻辑函数包括的最小项所对应的译码器输出

画连线图设X、Z均为三位二进制数，X为输入，Z为输出。当2≤X≤5时，译码器74LS138构成实现上述要求的逻辑电路。Z=X+2;当X＜2时，Z＝1;当X＞5时Z=0。试用一片3线－8线例2：（1）由题意可得真值表如下：解：000001010011100101110111000000000000001111111111（2）由真值表可得：则：同理可得：&&&74LS138利用译码器设计组合逻辑电路比较适合于多输出逻辑函数。令：（3）用译码器实现扩展应用例：将两片74LS138扩展为4线-16线译码器。分析如下：“1”74LS138(1)74LS138(2)当D=0时，芯片(1)工作，对0000~0111代码译码，~

依次输出“0”。当D=1时，芯片(2)工作，对1000~1111代码译码，~依次输出“0”。又称多路转换器或多路开关。----从多路输入数字信号选择一个需要的信号输出。数据选择器的功能:结构示意图数据选择器(mux)数据输入地址输入输出m与n的关系如何？功能示意图9.2.3数据选择器4选1数据选择器≥1&&&&11111逻辑图具有标准“与或”表达式的形式提供了地址变量的全部最小项功能表输入输出1××0000011011当

时当

时1001四选一数据选择器74LS1518选1数据选择器74LS151逻辑符号当

时使能控制端，低电平有效逻辑关系

例：在如图所示电路中，74LS151为8选1数据选择器，试分析电路的功能。

解：

由8选1数据选择器的逻辑功能得：

由电路结构，得：74LS151“1”“0”ABCF判断输入有无奇数个1利用数据选择器实现逻辑函数例1：用八选一数据选择器74LS151实现函数74LS151提供了地址变量的全部最小项具有标准“与或”表达式的形式解：令比较两式可得：

由8选1数据选择器的逻辑功能得：74LS151令则Y=F例2：用八选一数据选择器实现函数解1：八选一数据选择器输出为：令则得：八选一1令则Y=F解2：画出函数的卡诺图ABCD00000101111011101111111降维ABC0001011110DD10D0令则得若令A2=C，A1=B，A0=A，则函数实现有何不同？利用数选设计电路的步骤

确定所用数选的输出表达式

写出函数的标准“与或”式

将所设计电路的表达式与数选输出表达式比较

画连线图若数选的地址数=输入变量数，则D=0或D=1则利用代数法或卡诺图降维法确定D若数选的地址数<输入变量数，CD4539输入0××100101110111输出CD4539双4选1数据选择器逻辑符号功能表例：要求用一片CD4539构成8选1数据选择器。数据选择器的扩展CD45391将一片CD4539联接成8选1数据选择器线“或”地址输入输出000

高阻001010011

100

101

110

111

高阻高阻高阻高阻高阻高阻高阻两个二进制数之间的算术运算无论是加、减、乘、除，在数字计算机中都是化为若干步加法运算和移位进行的。所以加法器是算术运算器的基本单元。加法器1位加法器1位半加器1位全加器多位加法器串行进位加法器并行进位加法器9.2.4加法器

--实现两个二进制数之间的相加运算。加法器的功能进位如：0

0

0

0

11+10101010不考虑低位来的进位半加器实现要考虑低位来的进位全加器实现---不考虑低位进位的一位加法器一位半加器半加器被加数A加数B和S进位C真值表00

01

101100000111表达式逻辑图HA=1&符号HalfAdder---考虑低位进位的一位加法器一位全加器：被加数加数和进位全加器低位进位0000000000011111111001010011100101110111表达式：真值表：FA逻辑图符号表达式：=1=1&&≥1&FullAdder多位加法器例：四位串行进位加法器结构简单各位全加器间的进位需串行传递，速度较慢。串行进位加法器并行进位加法器特点例：四位并行进位加法器进位电路进位电路进位电路直接由输入数据产生各位所需进位信号，不需要等待低位的进位。运算速度快电路结构复杂特点两个一位二进制数与的比较真值表00011011010001100010一位比较器一位数值比较器：逻辑表达式：逻辑图11&&&&≥1数值比较器的功能---比较两个二进制数的大小9.2.5数值比较器二位二进制数、的比较：真值表输入输出100001100001010

当进行比较的两个数多于一位时，一般采用“以高位比较为主”逻辑表达式逻辑图一位比较器一位比较器≥1&&&≥1A3B3

4位比较器YA>BYA<BYA=BA>BA<BA=BA2A1A0B2B1B0比较输入级联输入4位集成数值比较器74LS854位集成数值比较器74LS85比

较

输

入级

联

输

入输

出A3B3A2B2A1B1A0B0A<BA>BA=BYA>BYA<BYA=BA3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××A1>B1A1<B1A1=B1A1=B1A1=B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××A0>B0A0<B0A0=B0A0=B0A0=B0A0=B0A0=B0A0=B0××××××××100×10××××××××010×10××××××××001100101010101000010101010101000100000000001100功能表在进行多位数值比较时，先比较两个数值的最高位，当其不相等时，即可得到比较结果；当其相等时，再进行次高位的比较。以此类推，直到得出比较结果。将此比较器YA>B、YA=B、YA<B输出接至下一高位的A>B、A=B、A<B输入端，即可实现比较位数的扩展。1AFAFF考虑传输延迟时间过渡过程9.3竞争与冒险竞争与冒险的概念竞争：同一信号经不同途径传输后到达某一门电路时有先有后，或同一门电路的不同输入信号由于过渡过程不同而引起的变化先后的现象。&1ABF不考虑竞争时考虑竞争时ABF冒险：

由于竞争而使电路的输出发生瞬时错误的现象。例1：---由于门有传输延时，则&“0”例2：不考虑竞争时考虑竞争时---由于信号变换过程的先后，有注意：竞争不一定产生冒险！竞争与冒险现象的判断

当竞争由于同一信号的不同传输延迟引起时，可用以下方法判断：代数法：将输出函数进行某种处理，若能化成或的形式，则可能产生冒险。如：若令则&&&1卡诺图法：根据输出函数的卡诺图中卡诺圈是否相邻，可判断有无竞争与冒险产生。如：1111当两个卡诺圈中包含相邻的两个“1”时，则称这两个卡诺圈相邻。结论：若卡诺圈相邻，则该函数可能产生冒险。BCA0000111110在电路输出端并联滤波电容Ｃ；在电路输入端加选通控制信号；在电路设计中增加冗余项。BCA00001111101111令

最简设计并不一定是最优设计。消除竞争冒险的方法：第10章时序逻辑电路§10.1

触发器§10.2

时序逻辑电路概述§10.3

计数器§10.4

寄存器§10.7

集成555定时器及其应用§10.6

同步时序电路的设计

在复杂的数字电路当中，要连续进行各种复杂的运算和控制，就必须将曾经输入过的信号以及运算的结果暂时保存起来，以便与新的输入信号进一步运算，来共同确定电路新的输出状态。触发器

这样就要求电路中必须包含具有记忆功能的电路单元。10.1触发器（1）具有两个稳定状态：0态和1态触发器具有两个互补输出端：Q与定义：当时,为“1”态;当时,为“0”态。（2）在输入有效信号作用下，触发器可以置“1”态或“0”态。（3）当输入有效信号消失时，仍然能够保持新的状态。触发器的特点双稳态触发器记忆功能触发器是构成时序逻辑电路必不可少的基本部件。触发器输入输出关系的描述方法功能表、特性方程、状态图、时序图：现态，表示电路原来的状态：次态，表示在输入的作用后电路进入的新状态触发器输入变量的集合现态与次态指时间上的先后次序特性方程：触发器具有“记忆”功能触发器的分类TTL触发器CMOS触发器分类逻辑功能电路结构内部构成元件主从触发器同步触发器边沿触发器基本触发器RS触发器JK触发器D触发器T触发器T’触发器结构基本RS触发器可由两个“与非”门联接而成。逻辑符号QQ&GB&GAQQ逻辑图低电平有效直接复位端输出端符号存在反馈直接置位端10.1.3基本RS触发器功能分析&GB&GAQQ(1)若01110置“1”(2)若01110置“0”(3)若11若1010则若0101则保持(4)若不允许00110

00╳001╳010001101001101111001111约束条件：×0×00

1

11000111100

1卡诺图表达式真值表特性方程功能说明01

1置“1”100置“0”功能表00

不允许11保持QQ直接置位端直接复位端时序图置0保持置1保持置0保持置1不允许不定置0&GB&GAQQ010111当输入同时由0变为1时，输出=？若GA

动作快，则Q先从1变0，0Q=10若GB动作快，则

先从1变0，

数字系统往往是由多个触发器所组成，这时常常需要各个触发器按照一定的节拍同步动作，因此必须给电路加上一个统一的控制信号。这个统一的控制信号叫做时钟脉冲，简称CP。同步触发器的概念

同步触发器又称钟控触发器，即时钟控制的电平触发器。CP

由基本RS触发器及导引“与非”门部分联接而成。逻辑图&G2&G1QQ&G4&G3SRCP逻辑符号QQSRCP同步RS触发器结构基本RS触发器时钟高电平有效不变工作原理&G2&G1QQ&G4&G3SRCP当时钟脉冲CP=0时，011触发器的输出状态不变触发器的状态才由R、S的状态决定当时钟脉冲CP=1时，1基本RS触发器特性方程时钟条件：CP=1约束条件：SR=0QQSRCPSR功能00保持010置“0”101置“1”11X不允许功能表（CP＝1）高电平有效CPSRQ时序图SR功能00保持010置“0”101置“1”11X不允许功能表（CP＝1）假设触发器的初始状态为“0”Q保持保持置1保持置0保持不允许保持00保持100111&G2&G1QQ&G4&G3SRCP01置0带异步输入端的RS触发器&GB&GAQQ&GD&GCSRCP异步输入端同步输入端异步输入端的作用不受时钟控制，用于设置触发器的初始状态若置“1”

若置“0”作用在正常工作时，异步端应接什么电平？符号QQSRCPRdSd“0”“1”“1”“1”“0”低电平有效D锁存器维持-阻塞D触发器10.1.4D触发器RS触发器的缺点：输入信号存在约束条件RS=0如何消除输入信号的约束条件呢？&GB&GAQQ&GD&GCSRCP1GEDCP符号QDCP（1）电路结构D锁存器D锁存器（2）逻辑功能当CP=0时,当CP=1时,S=D,R=D“0”“1”“1”输出保持不变“1”特性方程功能0101置“0”置“1”D功能描述输入输出&GB&GAQQ&GD&GCSRCP1GEDCP（3）D锁存器的“空翻”现象空翻QCPD假设触发器的初始状态为“0”，画出在图示输入下的输出波形。QDCP“0”在CP=1期间，输出变化多于一次的现象，称为“空翻”。如何保证不出现“空翻”？在CP=1期间，输入信号保持不变。边沿触发器概念为了提高触发器的可靠性，增加抗干扰能力，希望触发器的次态仅取决于CP信号上升沿或者下降沿到达时刻输入信号的值。为此，研制了边沿型触发器。维持-阻塞正边沿D触发器利用CMOS传输门的主从型D触发器维持-阻塞D触发器D＆G1＆G2●QSR＆G3＆G4＆G5＆G6●●CP●●●特性方程DCP^Q逻辑符号0101置“0”置“1”D功能描述输入输出功能表由钟控RS触发器与利用反馈构成的维持－阻塞电路组成CPDQ例1：假设D触发器的初始状态为“0”，画出触发器的输出波形。特性方程：DCP^Q例2：解：触发器次态方程为DCP^Q带异步输入端的D触发器异步置位异步复位同步工作直接复位端直接置位端结构从触发器QQCPR2S2主触发器Q1Q1CPR1S11QQJKCPQQCPKJ由两个钟控RS触发器构成(分别称为主触发器和从触发器)；两个触发器的CP互补结构特点：符号主从型JK触发器当CP=1时：工作原理主触发器CP＝1，从触发器CP＝0，主触发器工作，接收JK信号主触发器CP＝0，从触发器CP＝1，从触发器工作，接收主触发器的状态当CP从“1”下跳为“0”时：从触发器状态不变主触发器状态不变，关闭1001从触发器QQCPR2S2主触发器Q1Q1CPR1S11QQJKCP结论：触发器输出状态只在CP下降沿发生变化JK触发器的工作特点：主从JK的工作分为两个节拍：CP=1时：主触发器接受信号按RS触发器更新，输出保持CP↓时：主触发器保持，输出更新主从JK的功能分析如下：保持置0置1翻转功能00011011J

K01保持置“0”置“1”翻转功能表特性方程真值表JKQnQn+1000000110100011010011011110111100010101100011110JK0

1表达式时钟条件？CP↓JKQCP时序图假设触发器的初始状态为“0”╳╳初态保持╳╳置“1”╳╳置“0”╳╳翻转╳╳置“0”Q1╳╳╳╳╳╳╳╳╳╳主从触发器存在“一次变化”现象：╳╳╳╳╳╳Q一次变化：主触发器在CP=1期间只能翻转一次。在CP=1期间，JK信号保持不变时，可根据下降沿时的JK信号直接画出从触发器的输出波形；在CP=1期间，JK信号发生变化时，需考虑主从触发器的“一次变化”现象在分析主从型JK触发器构成的电路时要注意：主从JK触发器的一次变化现象说明触发器在CP=1期间对J、K的变化是敏感的。

主从JK触发器在CP=1期间无法抗干扰，为克服这一缺点，又出现了边沿JK触发器。边沿型JK触发器边沿型JK触发器利用触发器内部逻辑门的传输延时来实现边沿触发的。结构与原理边沿JK触发器结构图≥1＆G3

＆

G4≥1＆

G5

＆

G6＆

G1＆

G2●●●●●●●●●J

CP

KSR●●●●基本RS触发器功能00011011JK01保持置“0”置“1”翻转功能表特性方程：QQCPKJ逻辑符号CP下降沿触发的边沿JK触发器输入波形如图所示，画出输出端Q的波形。例1：╳╳╳╳╳╳╳╳╳╳初态置“1”置“0”翻转置“1”置“0”

例2：已知电路及输入端A、B，时钟CP的波形如图所示，试画出输出端Q的波形，图中JK触发器为边沿型触发器，初始状态为0。=1&解：J、K取CP跳变前状态！QQCPKJT触发器CP↓01保持翻转T功能描述输入输出特性方程：功能表T触发器QQCPT逻辑符号QQCPKJT´触发器CP↓特性方程：T′触发器的分频作用T′触发器二分频电路！触发器的功能小结名称功能说明特性方程RSDJKTT’置“1”，置“0”，保持置“1”,置“0”,保持,计数置“1”，置“0”保持,计数计数令T=1,即为T’触发器约束条件：触发方式电平触发QQCPQQCPCP=1触发CP=0触发边沿触发CP↑触发CP↓触发QQCPQQCP转换的基本思路：在已知触发器的基础上，利用转换逻辑电路实现待求触发器功能。输入输出待求触发器核心问题：求出转换电路的输出与输入之间的逻辑关系。转换逻辑电路

给定触发器触发器功能转换：不同功能触发器的相互转换公式法：DRSSR转换逻辑电路求转换电路即求：CPD由触发器特性方程：D：RS：比较两个特性方程把给定和待求的触发器的特性方程都写出，进行比较，求出转换逻辑电路。例：CPD&SR1≥1●

DJK例：？由触发器特性方程：D：JK：DT？DT’？D：T：D：T’：CPDT=1●CPD●DJK例：？由触发器特性方程：D：JK：令：CPJK1D转换逻辑电路CPD●●JK

数字电路的分类组合逻辑电路：时序逻辑电路：任何时刻电路的输出仅取决于该时刻的输入任何时刻电路的输出不仅与该时刻的输入有关，还与电路原来的状态有关。具有“记忆”功能无“记忆”功能10.2时序逻辑电路概述特点

时序逻辑电路结构框图

在时序电路中任一时刻的输出，不仅取决于当前的输入，还取决于电路原先的状态。外加输入信号时序电路输出触发器组的驱动信号触发器组状态输出组合逻辑电路存储电路触发器时序逻辑电路的分类按逻辑功能可分为：

按结构特点可分为：计数器寄存器顺序脉冲发生器同步时序逻辑电路：异步时序逻辑电路：---电路中所有触发器具有相同时钟---电路中触发器具有不同时钟时序逻辑电路功能的描述方法1.逻辑方程式：输出方程：驱动方程：状态方程：三大方程2.状态转换表3.状态转换图4.时序图三大图表三大图表与三大方程可以相互转换计数器的概念功能：应用：记忆输入时钟脉冲的个数。是任何数字仪表乃至数字系统中不可缺少的组成部分。计数器的进制

N个触发器构成的计数器，其计数长度最大为多少？

计数器所能够记忆的输入脉冲的数目。又称计数长度、计数容量或计数器的模。2N计数器的组成N个触发器若干门电路10.3.1同步计数器的分析计数器的分类按进制分：控制电路任意进制按计数过程是递增、递减或双向分：按触发器的动作特点分：二进制加法计数器

同步计数器十进制减法计数器可逆计数器异步计数器任意进制计数器分析的一般步骤根据电路结构，写出时钟方程、驱动方程、

状态方程与输出方程；

列出状态转换表，画出状态转换图；必要时画出时序图；综合上述分析，得出计数器功能。写方程画图表得结论例1：分析图示计数器的逻辑功能。“1”&FCP解：(1)写方程时钟方程：同步计数器驱动方程：状态方程：输出方程：（2）列出状态转换表：状态方程：输出方程：0000001101011101100110画状态图有效状态无效状态000001010011100101111110/0/0/0/0/0/1/0/1有效循环

(3)结论：该电路为具有自启动能力的同步六进制加法计数器。1001000145101010001000011101000231010101能自启动时序图：000100010110001101000100进位输出1234567计数器分析的一般步骤根据电路结构，写出时钟方程、驱动方程、

状态方程与输出方程；

列出状态转换表，画出状态转换图及时序图；综合上述分析，得出计数器功能。在分析异步计数器时，重点要注意各级触发器的时钟信号，以确定其状态转换时刻。10.3.2异步计数器的分析例：分析图示计数器的逻辑功能解：(1)写方程时钟方程：异步计数器驱动方程：状态方程：00000010010001111000101101102011130110110010100000004（2）列出状态转换表：状态方程：画状态图000001010011100101111110

结论：由分析可知，该电路为具有自启动能力的异步五进制加法计数器。时序图：1234567000100010110001000010100000001010011100常用TTL集成计数器10.3.3中规模集成计数器

74LS1600×××清零01××

置数11

1计数1110×保持×011芯片功能×××↑↑保持同步十进制加法计数器74LS160逻辑符号功能表异步清零同步置数使能端清零端预置数控制端预置数据输入端时钟脉冲输入端触发器组状态输出端0000001101000001001001010110011110001001

1

“1”0100074LS1601例1：试分析图示计数器的计数长度。分析：若不考虑红线联接电路0000001101000001001001010110011110001001计数器为10进制，其状态图为：1100001010100110010010000000111000010000结论：计数长度为9

10100074LS160

1

123456789同步置数0000001101000001001001010110011110001001工作循环

74LS1610×××清零01××

置数11

1计数1110×保持×011芯片功能×××↑↑保持同步十六进制加法计数器74LS161逻辑符号功能表异步清零同步置数0000000100100011011001110100010110001001101010111100110111101111同步四位二进制可逆计数器74LS19374LS1931×××××××000000××d3d2d1d0d3d2d1d001↑1××××二进制加法计数011↑××××二进制减法计数0111××××保持功能表逻辑符号异步清零端异步置数端例2：试分析图示计数器的计数长度。

1“1”01000解：若不考虑红线联接电路，计数器为16进制，其状态图为：74LS193

0

0000000100100011011001110100010110001001101010111100110111101111“1”0100074LS193“0”11000010101001100100100000001110000100001000123456789结论：计数长度为8001000110000000101000101011001111000过渡状态异步置数过渡状态工作循环异步计数器74LS90&&结构特点由两个独立的计数器组成构成二进制计数器构成五进制计数器逻辑符号÷2÷5功能异步预置数功能&&置“0”置“9”01110000000功能异步预置数功能&&置“0”置“9”1000001001由输入时钟，、、输出为5进制计数

由输入时钟，输出为2进制计数÷2÷5计数功能1000001010011100高位计数功能2÷2÷5

由输入时钟，接，、、、形成8421码十进制计数。0000010010010001001000110101011001111000状态转换图000001010011100高位

由输入时钟，接，、、、形成5421码十进制计数器。÷2÷50000010011000001001000111000100110101011计数功能3状态转换图000001010011100高位综上所述，得74LS90功能表110×××000011×0××00000×11××1001×011××1001×0×0↓0二进制计数×00×0↓五进制计数0××0

8421码十进制0×0×

↓5421码十进制↓异步置0异步置9例1：试分析图示计数器的计数长度。74LS90解：12345678910异步置零尖脉冲过渡状态结论：计数长度为9若不考虑两根红线，为8421码十进制计数器。不考虑蓝线，其状态转换图为：0000010010010001001000110101011001111000工作循环1001000000010000中规模集成计数器二进制十进制任意进制计数器控制电路设计方法反馈置数法反馈复位法基本设计思想本讲只讨论M<N的情况M：要实现的计数器计数长度N：集成计数器的最大计数长度10.3.4任意进制计数器的设计反馈复位法基本思路利用计数器复位功能使计数从“清零”状态开始，当计数长度达到M时，利用控制电路使复位控制有效，计数器“清零”又开始新一轮计数。S0S1SiSi+1SM-1SN-1同步清零异步清零S0S1SiSi+1SMSN-1过渡状态SM-174LS1610×××清零01××

置数111计数11101保持×011芯片功能×××↑↑保持异步清零例1：利用计数器74LS161的清零功能实现模7计数。“1”“1”“1”“1”&将计数器连接成十六进制计数器0000000100100011011001110100010110001001101010111100110111101111反馈置数法基本思路利用计数器预置功能使计数从某一预置值开始，当计数长度达到M时，利用控制电路使预置控制有效，计数器接受预置值又开始新一轮计数。S0S1SiSi+1Si+M-1SN-1同步预置异步预置S0S1SiSi+1Si+MSN-1过渡状态Si+M-174LS1610×××清零01××

置数111计数11101保持×011芯片功能×××↑↑保持同步置数例2：利用计数器74LS161的置数功能实现模7计数。将计数器连接成十六进制计数器0000000100100011011001110100010110001001101010111100110111101111“1”“1”“1”“1”&0000例3：用74LS90构成

5421码

六进制计数器。110×××000011×0××00000×11××1001×011××1001×0×0↓0二进制计数×00×0↓五进制计数0××0

8421码十进制0×0×

↓5421码十进制↓74LS905421码计数：

00000QAQDQCQB

00011

00102

00113

01004

10005

10016

10107

10118

11009

00

000

十进制数至此结束在此状态下清零异步清零，此状态出现时间极短，不能计入计数循环。方法：令R0(1)=QA

R0(2)=QB最高位74LS90CP例利用74LS90构成8421码六进制计数器。方法：令R0(1)=QB

R0(2)=QCQDQCQBQA0000000011001020011301004010150110

0000十进制数74LS90CP最高位74LS90CP讨论：下述接法行不行?注意：输出端不可相互短路！！74LS90CP必须将多片计数器级联，才能实现M进制计数器。方法一：先将n片计数器级联成Nn进制计数器(同步），

再采用整体清零或整体置数的方法实现M进制。M>N(N为集成计数器的计数长度）方法二：将M分解为M=M1×M2×…×Mn，其中Mi均不大于N,用n片计数器分别组成M1、M2、…、Mn进制的计数器，然后再将它们级联构成M进制计数器(异步）。例如：2片160级联可实现10*10=100进制计数器；3片160级联可实现10*10*10=1000进制计数器。例如：用2片160实现24进制：24=3*8或者24=4*6能不能分解为：24=2*12？不可以例：用两片集成计数器74LS160实现60进制计数器。方案一：采用同步工作方式，先级联成100进制计数器，再利用整体置数法或整体复位法构成60进制计数器。问题1：如何级联成100进制计数器？74LS160（低）74LS160（高）“1”CP“1”“1”“1”“1”同步10010000CTT(高)=CTP(高)=C(低)状态C（低）000…………091100…………191200……991同步置数端异步复位端进位输出端74LS160（低）74LS160（高）“1”CP“1”“1”“1”“1”&······问题2：若采用整体置数法，初始状态为00，则在什么状态下预置数控制端有效，实现整体置数？设预置数为00，因为160为同步置数，所以计数到59时预置数控制端有效.01011001160为异步清零，所以计数到60时复位.74LS160(低)74LS160(高)“1”CP“1”“1”“1”“1”&问题3：若采用整体复位法，则在什么状态下复位控制端有效，实现整体清零？01100000方案二：两片采用异步工作方式。

低位片为10进制计数器，高位片为6进制计数器。问题1：高位片的6进制如何实现？

答案：可采用复位法或者预置数法74LS160(高)“1”&复位法“1”“1”CP计数到0110时复位控制信号有效预置数法设预置数D3D2D1D0=0000，计数到0101时预置数控制信号有效74LS160(高)“1”&“1”“1”CP···答案：当低位计满10个脉冲,高位才计1个脉冲问题2：如何解决片间进位问题？CP（高）=C（低）1001000000…0910…60过渡状态74LS160(低)74LS160(高)“1”CP“1”“1”“1”&“1”“1”1六进制异步功能---暂时存放二进制数据或代码结构---由触发器和逻辑门构成

一个触发器只能存放一位二进制数，存放N位二进制数的寄存器需由N个触发器构成。分类数码寄存器移位寄存器

---存储二进制数码

---在存储的同时，可对数码进行

移位操作。左移右移双向10.4寄存器4位数码寄存器74LS175RDQQ