基于ssh的高速视频图像采集系统设计

基于ssh的高速视频图像采集系统设计

1视频图像存储及传输图像图形处理系统在军事、科研、工业和其他领域的应用日益广泛。在导弹发射、汽车碰撞试验中,CMOS高速工业相机在极短时间内对高速运动目标曝光,通过分析目标瞬时姿态来研究其运动规律［１］。对于分辨率1280×1024、帧频500f/s、位宽8bit的视频图像,数据量每秒钟达到650MB,视频数据的传输及存储成为工程应用中面临的技术难题。CameraLink标准基于ChannelLink技术,在传统LVDS(lowvoltagedifferentialsignaling)传输数据的基础上加载了并转串发送器和串转并接收器,利用SER/DES技术,数据传输速率可达到4.8Gb/s,能够有效解决视频数据输出和采集之间的速度匹配问题［２］。SDRAM芯片具有存储容量大、传输速度快、支持突发写等优点,采用8片SDRAM芯片并行工作,可实现视频数据的实时缓存。2图像传感器和图像处理高速视频图像采集系统由图像光电转换模块及图像处理模块2部分构成。图1为高速视频图像采集系统方框图,在高帧频相机中,光信号经CMOS图像传感器转换为模拟电信号后由A/D转换电路转换成数字信号。CMOS芯片输出数字信号由外围电路中ChannelLink编码芯片转换为符合CameraLink标准的模拟LVDS信号［３］。图像处理模块由ChannelLink解码芯片将接收的LVDS信号转换为LVTTL并行数字信号后输入至FPGA芯片。FPGA通过写FIFO将图像数据缓存至SDRAM芯片中。3高速视频图像采集系统的电路设计3.1岩模和岩片机展望CameraLink标准由数家工业级相机及采集卡制造商共同制定,该接口具有通用性,标准规定了引脚分配及相应的接插件规范,能够确保兼容设备的接口实现无缝连接。ChannelLink标准规定图像数据的传输采用LVDS技术。LVDS信号是一种符合差分电平标准的低电压摆幅传输技术,它通过350mA恒流源驱动器在平衡线对上传输约为350mV的低压差分信号,时钟频率可以达到82MHz［４］。外界噪声以共模方式同时耦合到2条差分信号线上,而接收端只关心发送信号和接收信号之间的差值,故噪声能够得到有效抑制。由于LVDS电压摆幅很小,差分线对上的数据能以相对较高速率传输。LVDS驱动器和接收器还能实现热插拔,恒流源驱动能够有效避免设备的损坏。CameraLink标准包含基本配置、中级配置及高级配置3种规范。根据高帧频相机技术指标要求,设计采用高级配置,共12路LVDS视频数据通道、4路相机控制信号线CC1、CC2、CC3、CC4以及2路相机串口通信信号［５］。CameraLink接口在82MHz像素时钟驱动下,每个时钟周期传输8个像素,单位时间内传输的数据量大于分辨率1280×1024、帧频500f/s、位宽8bit高速视频图像的数据量。如图2所示,LVDS视频数据信号按照7∶1的比例在驱动器端占用4路LVDS信号通道并行传输,每路LVDS信号在一个时钟周期内串行输出7位数据,共28位数据,其中24位数据代表3个位深为8位的像素,另外4位则分别代表帧有效信号(FVAL)、行有效信号(LVAL)、数据有效信号(DVAL)及保留信号(Spare)。另外1路LVDS信号通道负责传输时钟信号。将时钟信号作为移位寄存器的时钟,可实现数据的串并转换［６］。CameraLink视频数据信号端口共有8个,分别为PortA至PortH,每一个独立端口包括8个并行位。在高级配置模式下,PortA、PortB、PortC被分配到第1个CameraLink驱动/接收器上,PortD、PortE、PortF被分配到第2个CameraLink驱动/接收器上,PortG、PortH被分配到第3个CameraLink驱动/接收器上,每个端口在一个时钟周期输出一个像素,因此在该配置模式下,每个时钟周期输出8个像素［７］。相机控制信号CC1用于输入外部同步信号,CC2用于像素重置,CC3为前向信号,CC4未定义。CameraLink标准定义了另外2对LVDS线缆来实现相机与图像采集模块之间的异步串行通信控制。2对串行信号分别为SerTRG和SerTC,通信格式符合RS232协议标准,传输的数据格式包括1个起始位、8个数据位、2个停止位、无握手和奇偶校验位。3.2模块单元及乘法器FPGA控制模块作为整个数据采集卡的核心部分,实现数据的采集、存储及相机的串行配置。芯片选则Altera公司的EP4CGX150DF31,该芯片具有149760个逻辑单元、720个M9K存储器模块及360个乘法器。由于CameraLink接口有严格的定义,因此视频图像采集模块在帧有效信号和行有效信号的控制下通过像素计数器X和行计数器Y的计数完成有效数据的识别,并将8组并行的像素数据及时钟信号转换为串行数据缓存至片内FIFO。FIFO为先进先出存储模块可作为异步时钟域数据传输的桥梁,可通过QuartusII软件例化得到。如图3所示,为高速图像实时采集过程中利用SignalTapII工具捕捉到的像素数据。3.3sdram控制器设计高速视频图像采集系统中存储模块的数据存储速度必须同图像采集模块的数据采集速度相匹配［８］。因此,本设计通过提高数据存储并行度,来弥补单片SDRAM存储速度方面的不足。选择8片SDRAM构成阵列式存储单元,每片SDRAM负责存储一个像素时钟周期中的一个8位像素。本设计采用美国ISSI公司生产的IS42S86400B型SDRAM作为存储介质,其容量为64MB(64M×8bit),时钟频率可选166MHz、143MHz及133MHz。SDRAM正常工作前,需先对其进行初始化。首先稳定输入200μs,然后对所有BANK预充电,其次对存储单元进行8个时钟周期的刷新,最后设置模式寄存器［９－１０］。如图4所示为SDRAM控制器,以状态机形式实现对SDRAM的读写操作。高速图像数据的存储在SDRAM控制器的控制下,将图像采集模块缓存至FIFO中的数据写入SDRAM中。图5即为SDRAM控制器结构框架,包括命令响应模块、命令解析模块及数据通路模块。命令响应模块用于响应外部读写要求,生成状态指令。命令解析模块接收状态指令后操作SDRAM芯片［１１］。数据通路模块在读写命令的控制下实现数据的输入和输出。4sdram控制器测试为了测试高速图像采集系统的性能,依据总体设计制作了采集、记录及显示电路,编写Verilog代码生成时序控制逻辑。图像采集系统在采集过程中通过数码管显示采集图像帧数,同时将采集到的图像进行抽帧处理缓存至SDRAM中并借助VGA接口完成图像的实时显示。为了方便软件调试及缩短开发时间,借助第三方软件ModelSim进行系统仿真,使用SignalTapII观察FPGA芯片内部节点信号,其中SDRAM控制器测试结果如图6所示,满足设计要求且能够实现图像存储功能。在满足技术指标的前提下,对静态目标进行实时采集与显示,图7即为图像的VGA液晶屏显示效果,结果表明图像采集系统能够完成对分辨率1280×1024、帧频500f/s、位宽8bit高速视频图像的采集及存储。5视频采集及sdram存储本文设计的基于CameraLink接口的高速图像采集系统为高速图像数据的传输及存储提供了一种有效解决办法。采用Verilog语言编写时序代码,在FPGA芯片内部生成逻辑控制电路,实现了图像采集及SDRAM存储器的读写控制,代码具有良好的通用性和可移植性。实验表明,图像采集系统能够完成对分辨率1280×1024、帧频500f/s、位宽8bit高速视频图像的采集及存储。相比传统相机,该采集系统以8片