数字逻辑彩灯实验

数字逻辑彩灯实验全成斌实验教学组■全成斌6277.2213-604quancb@■李山山6277.3730-2liss02@■田淑珍6277.1489tiansz@mail・tsinqhua・■牛少锋shaofengniu@gmail,com■李振leezhen1988@内容提要■实验改革与安排■实验平台与EDA基础■QUARTUSII的使用■VHDL简介实验改革■历史■电子技术实验■主要内容■分离元器件■基础（变动小）-彩灯创怠无限■主嬰用分离元器件+GAL+彩灯■现实■电子技术实验减小实验比例■增加大规模可编程器件实验•彩灯创意尤限■用人规投UJ■编程器件控制■集中大家的智慧在创意上改革实验安排实验基础:硬件描述语吉和EDALW—一VHDUQUARTUSII股理阁、PCB没计一-PROTCL（99se及以上版本）Rm星期时间实验项目9鵬一9:50-12:15实验妝刊LQuarfus.VHDL、实验装況介绍电子技术实验时问鸪二9:50-12:1012周三13:00-15:15_13:30-17:00娼础实验：数列变换16星期叫13:30-16:30彩灯实验总结,交流5基础实验：数列变换■目的■熟悉EDA实验基本丄具-为组成原理体系结构课程奠定础■条件■给定~个数码管显示实验代码■要求■扭人必做-用硬件描述语言•用EDAX具编译下载■用按键控制显示•奇数列■偶数列•自然数列■PI的■充分展示创意-锻炼数字也路硬件没讣能力.锻炼使用町编枰器件S汁能力■条件■给定一个控制CPLD板■要求■三人一组■创意自定■13周五统一做板（截止发给李山山老师）•充分展示（16周每组讲解6分钟）■成缋■在数字逻辑期未成缋中加绝对分20内容提要_■实验平台与EDA基础■QUARTUSII的使用■VHDL简介两种数字系统设计方法■基于电路板的设计方一采用固定功能的器件（通用型器件），通过设计电路板来实现系统功能■基于芯片的设计方法——采用PLD（可编程逻辑器件），利用EDA开发工具，通过芯片设计来实现系统功能。编程+|空白PLD|数字系统9实现载体的变迁・集成于片上而不是集成于板上;基本门安装在印制电路板上集成电路10・借助于:i

工具而不是手工设计：设计方法的变迁＞手工设计，设计者+纸+笔＞自动设计：设计者+EDA工具11＜詈极EDA技本嗜什么用7L?真有趣Y可以按自己的想法设计_个芯片！参加电¥设itt赛!........~~哇，毕业设计和研究生項目正好能用得上哎!原来在一个芯片里就可以设计一个i螫的计算机系统呀！找I作也算得上’技之长哦！EDA技术范畴■ASIC设计■PLD设计(FPGA/CPLD)■PCB设计13EDA技术■什么足EDA技术■EDA技术是以计算机为工作平台、以EDA软件工具为开发环境、以硬件描述语言(HDL)为设计语言、以可编程逻辑器件(PLD)或ASIC为实现载体，以帮助电子设计工程师进行电子产品ri动化设计的综合技术。■在EDA软件平台上，报据硬件描述语□完成的设计文件，自动地进行逻辑编译、化简、分割、综合及优化、布局布线、仿真、0标芯片的适配编译、逻辑映射和编程下载，直至次现既定的电子系统。14基础实验采用的开发环境■EDA硬件实验平台■CHULP1（计算机硬件实验统一平台）■TAII适配板■目标芯片：EP2C20Q240C8,属Altera公司Cyclonell系列的一种FPGA芯片■硬件描述语言：VHDL■EDA软件工具：Altera公司的QuartusII15■EDA硬件实验平台■控制系统一_EPM240片■提供原理图、PCB板■语言与软件平台■同前（控制）■PROTEL（原理图、PCB）EPM240卡□#3^411f4«4rffHi咖l^1JriilVr.iHh30晒h.caii.i-p«ii74n.Hhi-|^|UK-h錄轉華«•«i*35r'«rTli■1W'二^]£J口碜54*52*50a*ih<>fci■**-HPE*lr»IMlQ1■*T,!*■*,s•Id-HAaih*I3it必<itl2im□*>=，：

m:iCt：5ik_nt必l；£3htMadtati£«中hhJMn*«lifr3Q|——p[]D1XjriMrhMIT*sct|He4S4«ti-l«nrrf,m4qriUG<4m^朽I啤叫nll|Tn^l*N*lCPl「HWWMlhInNIra<]rh剌■■Mir|彩灯实验注意■自己设计原理图、PCB■电源控制板引入.5v（fi流电源接入一一提供）,3.3v（800mA）■双层板■耍求最后铺铜（电源、地）■线宽■lOmil最小■过孔•35/50最小内外孔径•PCB人小参考20cmx20cm可编程逻辑器件(PLD)■可编程逻辑器件PLD(ProgrammableLogicDevice)是一种半定制集成电路，在其内部集成了大量的门和触发器等基本逻辑电路，用户通过编程来改变PLDR部的逻辑关系或连线，就可以得到需要的设计电路。■可编程编程逻辑器件的出现，改变了传统的数字系统设计方法，为采用EDA技术开创了广阔的发展空间，并极大地提高了电路设计效率。.PLD分类■按集成度分类：一般以GAL22V10芯片为分水岭■低密度可编程逻辑器件LDPLD■高密度可编程逻辑器件HDPLD20CPLD结构特点与工作原理■多采用E2CM0S工艺，也包含EEPROM.Flash>Anti-Fuse等工艺，可实现掉电保护■基于乘积项结构，逻辑单元大，容量小■采用集中式布线池结构，延时可预测21CPLD的结构与工作原理以Altera公司MAX7000系列器件为例■MAX7000系列器件结构组成.逻辑阵列块■宏单元■扩展乘积项•可编程互联阵列■I/O控制块22宏弟元宏*元49-64宏单元1-16||CPLD的结构与工作原理[NFUl/GCLKIWVVWjMPLn/OR2rCDO-__1_UI/CKILRnmpia/otin——MAX7000器件结构■2H列P[AjFPGA结构特点与工作原理■基于SRAM查找表结构■逻辑单元颗粒小■具有丰富的布线资源，布线资源连通FPGA内部所有单元，延吋不可预测■时序逻辑资源丰富，可实现较复杂的时序功能■容量大：千万门（超50万LE）24FPGA的结构与工作原理■查找表逻辑结构输入1-►输入2―>输入3-►输入4——>S找农LIT>输出FPGA汽找衣单元25査找表逻辑结构输AA输入B输入C输入D■将4输入真值表的输出写入16X1RAM■4个输入变量作为查找表的地址26FPGA的基本单元组合逻辑块Select触发器LUT27Irb4Out««illIIIII4-fi¬llII-*:Clock4SelectLUT4illtI«In,Irb:ClockI«-OutFPGA基本结构III■・・嵌入__U醺鑿_元欣昃ft人功榷咿元、+畜的破Mn_u■薩_［」___傘■llnlll内喊左用衂铐Hardroro28FPGA与CPLD比较项HFPGACPLD结构工艺查找表乘积项编程与配置掉电后稈序丢失掉电后积序不丢失触发器数量多少适用的设计类型史适合实现时序逻辑更适合实现组合逻辑规模和逻辑复杂度规模大，逻辑复杂度高，高达下万门级规模小，逻辑&杂度低PintoPin延时不可预测固定29EDA实验开发系统-EDA实验开发系统性能指标:■主芯片资源及性能■外围设备及接口■通用性、灵活性■硬件实验通川性■二次开发，用于开放设计和大赛30CHULP1EDA实验装置■采用Altera公司推出的iCyclonell系列FPGA芯片•…EP2C20Q240C8EP2C20Q240C8名称含义■2C™Cyclone第二代■Q---QFP封装■C™商业级20™含近20K个LE240—管脚数8-…速度等级■EP2C20Q240C8内含资源.LE18,752个■Memory239,616bit■PLL4个31FLASH液品峨ISD4个桉别■二WFPGA』丌a

2x2^1丌xjrsram»rjCi^1t-?s/2RLPG6<vgaSi^B■mot'湘!拜qwwfil»•?•(•!沿合芯片二J2位扱吟汗足时沖品■«?vib>PUAj内容提要■实验平台与EDA基础■QUARTUSII的使用■VHDL简介QuartusII____■QuartusII足Altera公司为其FPGA/CPLD芯片设计的集成化专用开发软件■QuartusII前身是MaxPlusII，QuartusII每半年出一个新版本■2010年秋季推出QuartusII9.2■目前机房安装QuartusII8.0■QuartusII支持所有新老器件，包括SOPCBuilder,支持系统级开发34QuartusII软件平台缩化卞习时MMAX+PLU5IIQUAKIUSII你所热tllW筠■.MAX*PLUS®nii：IT'V的I'J......:'Qui*rtu»®ir'^.'f'l'E7;：flApphu⑽

nFromConcepttoSysteminMinutes—zPCI;.•ttvfflSOPT日iiihler4DSOPCBuilderUSBSD1UMCantf&l^t761iKf0D&-XK4^HaJAHR■*rrw(iCPl^mwQoxttusII软枓滬三方Ia)illlSynplifySynopiyiIMod*lSim|DeliuEffy*等IIIIIIQuartusII简介■QuartusII支持系统级开发■与SOPCBuilder结介，可实现SOPC系统开发■与MATLAB和DSPBuilder结合可以进行基于FPGA的DSP系统开发■其它新功能■增量编译■LogicLock•嵌入式逻辑分析仪SignalTapII36IQuartusII主界面b・jHrojectSi-Lnjrima-iisAir||D=it<'■■e-du消皂宙口37QuartusII主界面的一个实例QuartusII■E:/qdesigns42/mydesigBs/Adder/half_adrierfilegdlt父曲¥飲勿站^£kghrn«rtfiRpeAttihg2Jn/必帝s►*r-r►&冬□ddErHilLSunr]4Th-1'■1rl-rr■I*■-■T?iq12=incu：1Lricu:furcil^nsCruthlnAf!rftl1cvr.ir-1nabalf„adder.bdfJcg#

J|»t?|^»*i邊」S@(rrig&hkttc^IteourceLtI亡♦七C3JOtEH5Hl^R:r^m.bjheL^7Totnl'J-irpi■:::■二Tetilc»bina:iwalifimi&niT，T，1rm:meFritit^rLnsicCell«£>F^XCOOO-AUTOhe1fndder2⑵xLJ」AWM■■1\卜置门h—..Hyf：OLtCompilationReport」口|x|BtKflijRSi*I-rfr:QuwrfujIT:i>wptLiTlcntiilucc^iituL、errorsnwnmlnff丄-Jd*\Syh*r，/hwr^sjfii/Co^5t•38分编i*t分析与4♦余|<[功M横扣I时H•横TU物理设计！f\，|脚扣定[宪整水J编译139i开始一个新项目(Project)Project:项目，工程，设计QuartuslI只对项目进行编译，模拟，编程，…，而不对单独的文件，除非把该文件设置为项目40建议頂层文件名与顶层Knllh同名;建议顶层文件名与项目名称相间.指定新项目的工作目录及名称(I)撗定工作目录isthe货i:itngdirectoiyIofUh-

pioject'*指定项目名称y^eEnislingProjedSeeing?(3)本项0顶层Entity名称&选择命令FileINewProjectWizard在对话框中操作:NewProjectWizard:Directory,Name,Top-LevelI|D\0Ds5igns\adderJWhatisthenameofthisproject?|halLadd@rWharisrhenameolihelop-leveldesignentrtylorthisprojed?Th<snamecasesensitveendmusie>：eclVrm^Tdhlheentrlyname*inthedesignfip.■halLaddeiJ⑷点击Next/<Back|Next>|Finish取消41IQuartusII设计输入■硬件描述语言输入.VHDL：,vhd•Verilog：.v■模块/原理图方式输入(bsf/bdf)■使用MegaWizardPlug-InManege产生IP核/宏功能块■基于块设计文件的输入(vqm/qsf)■内存编辑输入(mif/hex)42j图形设计方法■图形方式输入■调用QuartusII屮提供的元件库■调用自己建造的元件，可由VHDL/Verilog生成43QuartusII中的元件库■基本元件库(primitives)■基本门电路(primitives\logic)■各种触发器、锁存器(primitives\storage)■输入/输出引脚(p「imitives\pin)■其它元件库(others)■74系列器件(other\maxplus2)■宏功能模块评估(other\Opencore_plus)44QuartusII中的元件库■参数化元件库(megafunctions)■算术组件：累加器、计数器、加法器、乘法器和LPM算术函数；■门电路：多路复用器、LPM门函数。■I/O组件：时钟数据恢ii(CDR).锁相环(PLL)、双数据速率(DDR)、P兆位收发器块(GXB)、LVDS接收器和发送器、PLL重新配置和远程史新宏功能模块。■存储组件：存储器、移位寄存器、LPM存储器函数。45调用库元件方法■新建原理图，打开原理图编辑器窗I」•File|New,选择DeviceDesignFiles标签下BlockDiagram/SchematicFile,再阜击OK•使用命令ViewIShowGuidelines,N‘使股理图编辑器窗口出现网格，以帮助设汁者确定元件符号的位置・调川库元件的三种方法-在原理閔编辑器空A处双T+i鼠标左键■执行命令Edit|InsertSymbol-点击工具条上的与门符号（表示要插入一个元件符号）46I选择元件参数可设置的宏功能元件库：MAX+plus库_________基本逻辑元件库)$-由此输入所需要的元件名：OE基本逻辑元件库中的元件：HrI一亀«0(I一Insertsi-ttIjIas「LAi'iLuthd_■LiigJI-&C:*^C5withjiiTie■f<Ge<hbeddedJogic■stora<e一：，others-‘］亡Iiwarplti^Zj=j&E>r十JGbuffer2©l0£iC-tjwdlZ!♦=iATnrt^元件选择对诂枢47i由设计生成元件符号■创建VHDL文件或原理图文件■验证无误■执行Creat|CreatSymbolFilesfromCurrentFile,生成元件符号48QuartusII设计输出■编译可下载文件■.sof(FPGAJTAG下载).pof(CPLD下载)■.rbf(FPGA软件下载)Dev1reA

PinOptnnnsrfintV«lU£«FihFltCfihviitErr3rDetselionCEC|Ct|<aciLoadiiigISoardTruceUndfllGeiLer&lCemfiamtiMiTrapaimiogTiltsPimSIhflu,p6?ndpr^^isniimagi'lr'amartsFsi'a'lifc;^ilhnwlicJecqr6cu^ionif<)utelecta:"hempinIh?Conligwr履ticritab.trwOuartut!lsoftwaredr，ap:gwcrsicsanSR^-MOb«tFilct.srflMdfl*h*faPwlialSRAM0bi«c*FieItHdIoraPiMarrrner0beetFifei.Bctid^p^idir^onth#GGrAgurat始devicej^owt^gecri^rISbd&TeidFfertfirSendFile[svl|1^File(rblj厂J机51Aag/eCede2.0FkI■拉)厂JEDECSTAPLFqi_

Ffe(.^1F匚om&eea厂H^Hddacmi(InrelFamaej口_1>Filel.hewaut)_____49内容提要_■实验平台与EDA基础■QUARTUSII的使用■VHDL简介IVHDL是什么？■w）LHardwareDescriptionLanguage；匾VHSICVeryHighSpeedIntegratedCircuit；■VHDL^_VHSICHardwareDescriptionLanguage：■VHDL是一种硬件描述语言■80华代初期美国政府超高速集成电路（VHSIC）发展计划的衍生物；■VHDL的IEEE国际标准：IEEEStd1076■IEEEstd1076-1987,-1993，-2000，-2002四个版本51i硬件描述与软件不同之处■硬件连线的抽象■连接电路中元件■并行语句■多个语句同时执行■对应：F电路中的不同部分VHDL源程序基本结构■库、程序包调用■库：存放已有设计、程序包■程序包：存放共亨数椐类型、函数、过程等■与C对比：全局数据结构、库函数■实体说明(Entity)|描述外部接口■对外可见■结构体(Architecture).描述系统内部结构•对外不可见53IIEEE标准库及程序包fllbraryieee;■packageStcLLogic一1164■定义了标准逻辑位数据类型Std_Logic-定义了标准逻辑矢量数据类型Std_Logic_Vector■packageStd_Logic_Arith■packageStcLLogic一Signed■packageStd一Logic一Unsigned54程序包和设计库的引用■库和程序包的引用格式library库名表；use库名.包名.项H名；■例,-libraryIEEE;useIEEE<Std_Logic_1164<All;55电路模型实体说明结构体器件A和它的VHOL电路模型实体和结构体■实体说叨：描述电路的接口信息，简称实体，保留字entityo■结构体：描述电路的行为或结构，保贸卞architecture。56半加器VHDL源程序w---entityHalfAdderisport(-外部接口特征X:inbit;Y:inbit;Sum:outbit;Carry:outbit);endHalf_adder;architecturebehofHalf_AdderisXYXOR―.begin内部行为Sum<=XxorY;Carry<=XandY;endbeh;57实体声明的格式ENTITY丈体名IS［GENERIC（常数名;数据类型:设定值）］一类属参数说明，“门”中内容为<选项PORT（蠊口名1:端n模式端口类型:•-端口声明语句用分号隔丌端口名2:端口模式端口类喂：端口名n:端口模式端口类型•-最后一个端U声明语句后不加分号）；END［实体名］:-nj*以只用END结束实体声明，不一记加实体名58j实体声明■实体名-实体名吋以为英义字母打尖的任何字母数字以及K划线的纽合•边议芡体名4文件名相MB类屈参数■类W穸数~丈体声明中的町选项，常用來规定端口的大小、信号的定时特n奪。■瑞rI名■端u名是没计芥赋予每个外部引脚的名称。«端口模式■端口模式用來定义外部引脚的信号方向•四种端U模式：In.out.inoirt.buffer■端口类型-定义端II的数据类型，常用的数据类^HiStdJogic.Std_Logic_Vector591LVHDL对象与数据类型对象名关键字怠义位信号signal控制模块或进程间通信的机«定义两个税块成进稈叫的数据通路时间序列（波形）延迟赋值（延时）变畳variable程序中life时使用的对象可变的单值即时赋值（无延时＞常量constant程序中不变的量初始化吋确定运行过程中不改变■荆司点：7具S'相同的类型特性-在初始化时均可赋初值■可相互赋值60信号特点与属性■定义位置■实体声明中端u均为信号■在结构体中，只能在进稈外部定义■信号的常用事件属性：Event■表示信号发生变化■例elk'event—表示信号elk发生跳变clk/eventandelk='1f--表示信号elk发生正跳变（上升沿）61对象的声明_____■格式•对象类对象名：数据类型：=初值;■初值可不指定，用默认值■对象声明例子signalCLK,CLEAR:Bit:=1;--声明了两个信号，均为二进制位类型，初值指定为1variableInfetch:Boolean;-定义介尔类嘲的变蜻Infetch，初值默认为FalseconstantROM_Size:Integer:=16#FFFF#;-定义ROMjize^整数类型的常数，K值为16进制的FTET62VHDL数据类型布尔(BOOLEAN)类型位(BIT)数据类型位矢量(BIT_VECTOR)类型字符(CHARACTER)类型整数(INTEGER)类型实数(REAL)类型63常用数据类型-stdjogic■标准逻辑位数据类型，表示一位逻辑值■具有九种数据值，常用值仅四个.’X’、‘1’和’Z’■简单设计中，使用’0’和’1’即可■使用需要libraryieee;useieee,std_logic_1164•all;64Std_Loqic中的信号值及其定义信号值定义uUnintialized,未初始化的XForcingUnknown,强未知的0Forcing01Forcing1zHighImpedance,高阻态wWeakUnknown,弱未知的LWeak0HWeak1—Don'tcare常用数据类型一std_logic_vectorns准逻辑矢品数裾类耶.定义力-维数句U数削屮每个元秦都足skijogic-必须指明其数组宽度，即位宽■用途•用f计数器(相当于整型)signala:std_logic_vector(1to4);—作为数器nj•以表示0〜15■多个值的集合result4:outstd_logic_vector(3downto0);—4位加法器的4个输出端_■下标signala:std_logic_vector(1to4):='1010/;--a(1)='V,一a(2》=丁0,，a(3》='l、，a(4)='0zsignala:std_logic_vector(3downto0):='l010f;--a(3)='1/

,_a(2)=~0,r

a(!)='!",a(0)='0*66j常用数据类型一枚举■属于自定义类型■与G语言中enum数据结构类似■例typeWeekDayis(SUN,MON,TUE,WEN,THU,FRI,SAT);--表示一周的七天typeStatsis(SO,SI,S2,S3);—定义状态机的四个状态67VHDL运算符逻辑运算符(LogicalOperator)■关系运算符(RelationalOperator)■算术运算符(ArithmeticOperator)■符号运算符(SignOperator)重载运算符(OverloadingOperator)68VHDL运算符列表类型运算符功能运算数数据类型关系运算符=等于任何数据类型/=不等于任何数据类型<小于枚举与整数类型.及对应的一维数组>大子枚举与整数类型.及对应的一维数组小于等于枚举与整数类型，及对应的一维数组>=大于等于枚举与整数类型，及对应的一维数组逻辑运算符AND与BIT,BOOLEAN，STD^LOGICOR或BIT，BOOLEAN,STDJLOGICNAND与非BIT,BOOLEAN，STI)_LOGICNOR或非BIT，BOOLEAN,STD.LOGICXOR异或BIT,BOOLEANfSTI)_LOGICXNOR异或非BIT,BOOLEAN，STD_LOGICNOT非BIT,BOOLEAN,STD,LOGIC符号运算符+正整数—负整数类型算术运算符运算符VHDL运算符列表功能加整数减整数运算数数据类型并置乘维数组整数和实数<包括浮点数）除整数和实数<包括浮点数）MOD取模整数SLLSRLSLASRA取余整数逻辑左移BIT或布尔型一维数组逻辑右移BIT或布尔型一维数组算术左移BIT或布尔型一维数组算术右移BIT或布尔型一维数组ROLROR逻辑循环左移逻辑循环右移IHT或布尔型一维数组BIT或布尔型一维数组ABS乘方取绝对值整数整数VHDL运算符优先级运算符优先级NOT,ABS,**最高优先级*f

/,MOD,REM正号），_（负号）+，一，&SI丄，SLA,SRL，SRA，ROLROR=./=.<»<=.>.>=▼AND,OR,NAND,NOR,XOR,XNOR最低优先级71VHDL算术运算符运算符含义备注+加一般情况卜，“+”号两边只能是格型信号（变铽）。但若事先调用了IEEE库中的Std_Logic_1164和StdLogicUnsigned（或者StdLogicSigned）程序包，则“+”两边苛以是：①Std_Logic_Vector+Std_Logic_Vector;②Std_Logic_Vector+Integer;③Integer+StdLogicVector;©Integer+Integer-减同上*乘一般W况卜，号两边只能是幣甩信兮＜变黾)。但矜唞先调用了正EE库中的Std_Logic_1164和Std_Logic_Unsigned(成者Std_Logic__Signed)程序包，则两边可以足：①Std_Logic_Vector*Std_Logic_Vector;2lnteger*Integer注意：Std_Logic_VectoiSlnteger的混介乘法玷不敁i朴的/除要求“广号右边的数为2的N次帯(2AN)j并置运算符&并K运算符用丁•将多个元桌或矢ft连接成新的矢ft,例如:SignalA:Std_Logic_Vector(3downto0);SignalB:Std_Logic_Vector(ldownto◦);SignalC:Std^Logic_Vector(5downto0);SignalD:Std_Logic_Vector(4downto0);SignalE:Std_Logic_Vector(2downto0);C<=A&B;D<=A(1downto0)&B(ldownto0)8l'1';E<=B(0)&A(l)&,0,;-矢量与矢量并置--欠W与元桌儿W•-元素C元素井s73结构体的语法形式结构体结构体中语句的并行性74architecture〈结构体名〉of＜实体名＞is＜说明语句集＞begin＜并行语句集＞end[architecture][＜结构体名＞];并行语句A井行语句B井行语句C进程语句1顺^兩ki1■顺序语句21*•4<■顺序语句n1结构体中的并行语句IARCHITECTUREIE>Jd生成块语句井行句fj;A片fj\1\叫1M行过程调川作川I井行信uufff.i^^JENDARCHITECTUREVHDL常用语句■赋值语句■顺序赋值语句-并行赋值语句■if语句■Case语句■进程语句■元件例化语句IF语句的各种形式(1)IF条件句Then顺序语句ENDIF;(2)IF条件句Then顺序语句ELSE顺序语句END1F;(3)IF条件句ThenIF条件句ThenENDIFENDIF(4)IF条件句Then顺序语句ELSIE条件句Then顺序语句ELSE顺序语句ENI)IE进程语句______■最基本的行为结构■完成一定功能■相当于C里的一个函数■一个设计由若干个进程组成■进程内部实现功能•进程之间并列执行进程一般形式尔兮：process［（敏感信兮表）］声明部分begin顺序语句部分endprocess［标号］;■标号：该进程的一个名字标号■声明部分：定义局部变量■顺序语句部分：该进程执行的内容■敏感信号：用于激活进程的信号■敏感信号发生变化，会自动激活该进程■激活进程相当于函数调用79进程举例ArchitectureExamofExamis--(M)部变卢明部分)beginAnd_Process:―Process(A,B)--敏!机？4beginT<=AandB；--顺/Ttf为语川endprocess;clk_Process:--讲稈2标4process(elk)--娘感dbeginifelk'eventandelk='I'

thenOutput<-Input;将输人赋给输出endif;endprocessrendExam;80层次化设计的核心思想■校块化■将系统分为几个+模块.f校块乂分別由虫小的模块组成■元件复用I调用己有的设计■优点81i元件复用一元件声明■作用«声明要引用的元件（一般在Architecture中）-定义了一个元件模板（C屮的一个类）■格式component元件模型名[generic（参数名表：类型；]port（端U表：[in]/out类型;…）；

endcomponent;82元件复用一元件例化语句■作用■调用元件模块，生成实例（C中定一个类的实例）•指定元件模板与实际信号的关联■格式语句标号：元件模板名genericmap（参数共联信息）一nj_以省略portmap（端口关联信息）；■注意事项■语句标号为实际元件名（类实例的变敁名）-元件模板的名称和端口名最好与已冇设计相一致83一位全加器设计实例h^adder繼乍加器h_adder电路图仝加®_adde「电路阁84一位全加器一或门描述■描述或门的逻辑关系libraryieee;useieee.std_logic_ll64.all;entityor2aisport(a,b:instd_logic;c:outstdlogic);endentity;architectureoneofor2aisbeginc<=aorb;endarchitecture85一位全加器一一位半加器描述■描