《数字电子技术与应用项目教程》课件 宁慧英 任务3、4 认识触发器、认识时序逻辑电路

任务3数字钟校时电路和分频电路的设计与制作——认识触发器教学目录3.1基本RS触发器3.2同步触发器123.3边沿触发器33.4触发器的逻辑转换43.5触发器的应用练习53.6任务的实现63.1基本RS触发器数字电路：分组合逻辑电路和时序逻辑电路两大类。组合逻辑电路的基本单元是门电路。时序逻辑电路的基本单元是触发器。

一、触发器的基本特点1、能够自行保持两个稳定状态：1态或0态；2、在不同输入信号作用下，触发器可以置成1态或0态。二、触发器的现态和次态现态Qn——触发器接收输入信号之前的状态次态Qn+1——触发器接收输入信号之后的状态现态Qn和次态Qn+1的逻辑关系是研究触发器工作原理的基本问题。概述3.1基本RS触发器三、触发器的分类按结构可分为基本RS触发器边沿触发器同步触发器主从触发器按逻辑功能可分为RS触发器T和T'触发器JK触发器D触发器3.1基本RS触发器3.1.1基本RS触发器的电路组成和工作过程

51.由与非门组成的基本RS触发器信号输入端低电平有效用两个与非门交叉连接构成电路组成逻辑符号有两个输出端，一个无小圆圈，为Q端，一个有小圆圈，为Q端。两个互补的输出端1状态：Q＝1、Q

＝00状态：Q＝0、Q

＝1dddd3.1基本RS触发器3.1.1基本RS触发器的电路组成和工作过程1.与非门组成的基本RS触发器1001设触发器原态为“1”态。翻转为“0”态SD=1，RD=01010QQ.D1&.&D2SDRD(1)3.1基本RS触发器3.1.1基本RS触发器的电路组成和工作过程

7设原态为“0”态1001110触发器保持0态不变复位端0结论:不论触发器原来为何种状态，当SD=1，

RD=0时，将使触发器置0，或称为复位。QQD1&&D2SDRD3.1基本RS触发器3.1.1基本RS触发器的电路组成和工作过程01设原态为“0”态011100翻转为“1”态SD=0，RD=1QQ.D1&.&D2SDRD(2)3.1基本RS触发器3.1.1基本RS触发器的电路组成和工作过程设原态为“1”态0110001触发器保持1态不变置位端1结论:不论触发器原来为何种状态，当SD=0，

RD=1时，将使触发器置1，或称为置位。QQ.D1&.&D2SDRD11设原态为“0”态010011保持为“0”态SD=1，RD=1QQ.D1&.&D2SDRD(3)3.1基本RS触发器3.1.1基本RS触发器的电路组成和工作过程3.1基本RS触发器3.1.1基本RS触发器的电路组成和工作过程设原态为“1”态1110001触发器保持1态不变1当SD=1，

RD=1时，触发器保持原来的状态，

即具有保持、记忆功能。QQ.D1&.&D2SDRD3.1基本RS触发器3.1.1基本RS触发器的电路组成和工作过程110011111110触发器为“0”态触发器置“1”态

当信号SD=RD=0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。QQ.D1&.&D2SDRD10若先翻转

(4)当SD=0，RD=0时若先翻转3.1基本RS触发器3.1.1基本RS触发器的电路组成和工作过程2.由或非门组成的基本RS触发器输入信号R、S为高电平有效用两个或非门交叉连接构成电路组成两个互补的输出端1状态：Q＝1、Q

＝00状态：Q＝0、Q

＝1dddd触发器置1触发器置0将触发器的次态与触发信号和现态之间的关系列成表格，就得到触发器的特性表。3.1基本RS触发器3.1.2触发器的逻辑功能描述

表3-1与非门组成的基本RS触发器特性表1.特性表3.1基本RS触发器3.1.2触发器的逻辑功能描述1.特性表SDRDQn+1100置0011置111Qn保持00不允许功能

与非门组成的基本RS触发器简化特性表3.1基本RS触发器3.1.2触发器的逻辑功能描述2.驱动表根据触发器的现态和次态的取值来确定触发信

号取值的关系表，称为触发器的驱动表。

→

0

00

11

01

11×0

11

0×

1

表3-2与非门组成的基本RS触发器驱动表

SdQn000111100×0011×011Rd3.1基本RS触发器3.1.2触发器的逻辑功能描述3.特性方程次态Qn+1的卡诺图触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式SdRdQn3.1基本RS触发器3.1.2触发器的逻辑功能描述4.状态转换图描述触发器的状态转换关系及转换条件的图形称为状态图01×1/1×/10/01/当触发器处在1状态，即Qn=1时，若输入信号＝10或11，触发器仍为1状态；RdSd若RdSd

＝10，触发器就会翻转成为1状态。若RdSd

＝01，触发器就会翻转成为0状态。当触发器处在0状态，即Qn=0时，若输入信号＝01或11，触发器仍为0状态；RdSd3.1基本RS触发器3.1.2触发器的逻辑功能描述5.时序图

19

反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持不允许不定3.1基本RS触发器3.1.2触发器的逻辑功能描述5.时序图【例3-1】与非门组成的基本RS触发器中，设初始状态为0，已知输入波形图，试画出两输出端的波形图。由触发器特性表可知，当

、

都为高电平时，触发器保持原状态不变；当

变低电平时，触发器翻转为1状态；当

变低电平时，触发器翻转为0状态；不允许

、同时为低电平。由此可画出

和

波形图如图所示。3.2同步触发器3.2.1同步RS触发器1.电路结构“同步”的含义：由时钟CP决定R、S能否对输出端起控制作用。直接清零端直接置位端时钟脉冲3.2同步触发器3.2.1同步RS触发器2.逻辑功能当CP=0时011

R，S

输入状态不起作用。

触发器状态不变.&D1&D2.SDRDQQ&D4SR&D3CP被封锁被封锁注意：用SD，RD将触发器置位或复位时，应在CP=0时进行。113.2同步触发器3.2.1同步RS触发器2.逻辑功能

23当CP=1时1打开11打开.&D1&D2.SDRDQQ&D4SR&D3CP触发器的翻转时刻受CP控制（CP高电平时翻转），而触发器的状态由R，S的状态决定。S’R’3.2同步触发器3.2.1同步RS触发器2.逻辑功能当CP=1

时1打开(1)S=0,R=00011触发器保持原态触发器状态由R，S

输入状态决定。打开.&D1&D2.SDRDQQ&D4SR&D3CP3.2同步触发器3.2.1同步RS触发器2.逻辑功能1101010(2)S=0,R=1触发器置“0”(3)S=1,R=0触发器置“1”11.&D1&D2.SDRDQQ&D4SR&D3CP3.2同步触发器3.2.1同步RS触发器2.逻辑功能111001111若先翻若先翻Q=1Q=0(4)S=1,R=1当时钟由1变0后触发器状态不定11.&D1&D2.SDRDQQ&D4SR&D3CP不允许同步RS触发器特性表3.2同步触发器3.2.1同步RS触发器2.逻辑功能3.2同步触发器3.2.1同步RS触发器2.逻辑功能同步RS触发器特性方程

Qn000111100×0011×011RSSRQn(CP=1时有效)3.2同步触发器3.2.1同步RS触发器2.逻辑功能同步RS触发器驱动表

→

SR

0

00

1101

10

×1

00

1×

0

综上所述，在同步RS触发器中，触发信号R和S决定了电路翻转到什么状态，而时钟脉冲CP决定了电路状态翻转的时刻，实现了对电路状态翻转时刻的控制。3.2同步触发器3.2.1同步RS触发器2.逻辑功能同步RS触发器状态转换图例1：画出同步RS

触发器的输出波形。RSCP不定不定特性表CP高电平时触发器状态由R、S确定QQ0100SR01010111不定Qn+1Qn3.2同步触发器3.2.1同步RS触发器2.逻辑功能例2：画出同步RS触发器的输出波形。设触发器的初态为Q=0。00SR01010111不定Qn+1Qn3.2同步触发器3.2同步触发器3.2.1同步RS触发器2.逻辑功能【例3-2】同步RS触发器输入信号波形如图所示，试画出输出信号的电压波形。设触发器的初始状态为0态。3.2同步触发器3.2.2同步JK触发器1.电路结构同步RS触发器在R=S=1时出现不定状态，从而限制了它的应用，为避免这种情况出现，可构成同步JK触发器。3.2同步触发器3.2.2同步JK触发器2.逻辑功能.&D1&D2.SDRDQQ&D4JK&D3CP当CP=0时

J，K

输入状态不起作用。

触发器状态不变被封锁被封锁03.2同步触发器3.2.2同步JK触发器2.逻辑功能打开打开当CP=1

时(1)J=0,K=0触发器保持原态触发器状态由J，K

输入状态决定。11001.&D1&D2.SDRDQQ&D4JK&D3CP3.2同步触发器3.2.2同步JK触发器2.逻辑功能0110(2)J=0,K=1触发器置“0”(3)J=1,K=0触发器置“1”110.&D1&D2.SDRDQQ&D4JK&D3CP3.2同步触发器3.2.2同步JK触发器2.逻辑功能(4)J=1,K=1.&D1&D2.SDRDQQ&D4JK&D3CP1设触发器初态为“0”态1011011001触发器置“0”设触发器初态为“1”态触发器置“1”结论：J=1,K=1时，触发器翻转3.2同步触发器3.2.2同步JK触发器2.逻辑功能同步JK触发器特性表3.2同步触发器3.2.2同步JK触发器2.逻辑功能同步JK触发器特性方程

J000111100000110111KQn(CP=1时有效)KQnJQn3.2同步触发器3.2.2同步JK触发器2.逻辑功能同步JK触发器驱动表

→

JK

0

00

1101

10

×1

×

×

1×

03.2同步触发器3.2.2同步JK触发器2.逻辑功能同步RS触发器状态转换图3.2同步触发器3.2.2同步JK触发器3.同步触发器存在的问题(1)空翻现象在CP=1期间，触发器的输出状态翻转两次或两次以上的现象称为空翻现象。(2)振荡现象在同步JK触发器中，在输入端引入了互补输出，如果CP脉冲过宽，既使输入信号不发生变化，也会产生多次翻转，这种情况称为振荡现象。空翻振荡3.3边沿触发器同步触发器是采用电平触发方式，因而存在空翻和振荡现象，这就限制了同步触发器的使用。采用主从触发方式，可以克服电位触发方式的多次翻转现象，但是主从触发器有一次翻转的特性，这就降低了其抗干扰能力。

边沿触发器不仅可以克服电位触发方式的多次翻转现象，而且仅仅在时钟脉冲CP的上升沿或下降沿才对激励信号相应，如此可大大提高了抗干扰能力。上升沿CP由0跳变到1下降沿CP由1跳变到0高电平、CP＝1低电平、CP＝03.3边沿触发器3.3.1边沿D触发器1.电路的组成维持-阻塞D触发器：上升沿触发3.3边沿触发器3.3.1边沿D触发器2.逻辑功能则触发器状态保持不变。(2)当CP由0正向跳变到1瞬间，触发器发生状态转移，则有：则

此时触发器实现了D触发器的逻辑功能。(1)CP＝0时，门D3、D4被封锁，有：Q3=Q4=13.3边沿触发器3.3.1边沿D触发器置0维持线置1维持线置1阻塞置0阻塞(2)当CP上升沿来时，有：(3)当CP＝1期间当(2)中若D=1时，有通过置1维持线L1将D6门封锁，使得而通过置0阻塞线L4将G3门封锁，使得，触发器置1。当(2)中若D=0时，通过置0维持线L3将D5门封锁，使得

，而通过置1阻塞线L2将G3门封锁，使得

，触发器置0。

综上所述，当CP=1期间触发器将保持不变。3.3边沿触发器3.3.1边沿D触发器2.逻辑功能边沿D触发器特性表CP功能↑↑000100置0↑↑110111置1边沿D触发器特性方程(CP上升沿到来时有效)3.3边沿触发器3.3.1边沿D触发器3.集成边沿D触发器(1)74LS7474LS74为双上升沿D触发器，

和

为直接置0端和直接置1端，低电平有效。3.3边沿触发器3.3.1边沿D触发器3.集成边沿D触发器(1)74LS74CP

功能××0110××01异步置0异步置1↑↑11110101置0置1011111××QnQn保持74LS74特性表3.3边沿触发器3.3.1边沿D触发器3.集成边沿D触发器(2)CC4013CC4013为双上升沿D触发器，RD和

SD为直接置0端和直接置1端，高电平有效。3.3边沿触发器3.3.1边沿D触发器3.集成边沿D触发器(2)CC4013CC4013特性表CP

功能××0110××10异步置1异步置0↑↑00000101置0置1010000××QnQn保持3.3边沿触发器3.3.2边沿JK触发器

边沿JK触发器和同步JK触发器实现的逻辑功能相同，只是触发时刻不同，因此，它们的特性表和特性方程相同，对于下降沿触发的JK触发器，其特性方程为：(CP下降沿到来时刻有效)

若是上升沿触发的JK触发器，则特性方程在CP上升沿到来时才有效。即(CP上升沿到来时刻有效)3.3边沿触发器3.3.2边沿JK触发器集成边沿JK触发器(1)74LS11274LS112为双下降沿触发的JK触发器，

和

为直接置0端和直接置1端，低电平有效。3.3边沿触发器3.3.2边沿JK触发器集成边沿JK触发器(1)74LS11274LS112特性表CP

功能××0110××××01异步置0异步置1↓↓↓↓1111111100011011Qn01保持置0置1翻转011111××××QnQn保持CC4027为双上升沿D触发器，RD和

SD为直接置0端和直接置1端，高电平有效。3.3边沿触发器3.3.2边沿JK触发器集成边沿JK触发器(2)CC40273.3边沿触发器3.3.2边沿JK触发器集成边沿JK触发器(2)CC4027CC4027特性表CP

功能××0110××××10异步置1异步置0↑↑↑↑0000000000011011Qn01保持置0置1翻转010000××××QnQn保持图3-21例3-3图3.3边沿触发器【例3-3】边沿JK触发器的逻辑符号和输入电压波形如图3-21所示，试画出触发器

和

端所对应的电压波形。设触发器的初始状态为0态。解：图3-21所示为下降沿触发的JK触发器，根据JK触发器特性表可画出

和

端所对应的电压波形如图所示。3.3边沿触发器【例3-4】由边沿D触发器74LS74和边沿JK触发器74LS112组成的电路如图3-23a所示，各输入端波形如图3-23b。当各触发器的初态为0时，试画出Q1和Q2端的波形。解：边沿D触发器74LS74是上升沿触发，边沿JK触发器74LS112是下降沿触发，则根据D触发器和JK触发器特性表可画出Q1和Q2端的波形如图所示。图3-23例3-4图3.3触发器的逻辑转换3.4.1T触发器和T'触发器

T触发器是一种受控计数型触发器，即当输入信号T=1时，时钟脉冲到来，触发器就翻转；当输入信号T=0时，触发器处于保持状态。T'触发器则是指每输入一个时钟脉冲，状态就变化一次的电路。

T触发器特性方程：(CP下降沿时刻有效)

T'触发器特性方程：(CP下降沿时刻有效)图3-25JK触发器构成的T触发器和T'触发器3.3触发器的逻辑转换3.4.1T触发器和T'触发器图3-26D触发器构成的T触发器和T'触发器3.3触发器的逻辑转换3.4.2D触发器和JK触发器之间的逻辑功能转换1.JK触发器转换为D触发器图3-27JK触发器转换为D触发器

比较JK和D触发

器特性方程：

则3.3触发器的逻辑转换3.4.2D触发器和JK触发器之间的逻辑功能转换2.D触发器转换为JK触发器图3-28D触发器转换为JK触发器

比较D和JK触发

器特性方程：

则3.5触发器的应用练习3.5.1

触发器功能测试1.训练目的2.设备与器件1)掌握基本RS、JK、D和T触发器的逻辑功能。2)掌握集成触发器的逻辑功能及使用方法。3)熟悉触发器之间相互转换的方法。5V直流电源、逻辑电平开关、逻辑电平显示器、双踪示波器、连续脉冲器、单次脉冲器、74LS175、74LS112、74LS20、74LS74、74LS00。3.训练要求

测试基本RS、JK、D和T触发器的逻辑功能，实现触发器之间的逻辑功能转换。3.5触发器的应用练习3.5.1

触发器功能测试4.训练内容(1)测试基本RS触发器的逻辑功能11→00→11→010→100

表3-123.5.1

触发器功能测试4.训练内容(2)测试双JK触发器74LS112的逻辑功能1)测试

和的复位、置位功能，要求改变

、

（J、K、CP处于任意状态），并在

或

作用期间任意改变J、K、CP的状态，观察

和

状态，自拟表格记录。2)测试JK触发器的逻辑功能。JKCPQn＋1Qn＝0Qn＝1000→11→0010→11→0100→11→0110→11→0

表3-133)将JK触发器的J、K端连在一起，构成T触发器。3.5.1

触发器功能测试4.训练内容(3)测试双D触发器74LS74的逻辑功能1)测试

和的复位、置位功能。2)测试D触发器的逻辑功能，按表3-14要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿(即由0→1)。

表3-14(4)JK触发器转换为D触发器

用74LS112构成一个D触发器，按表3-14测试并记录。DCPQn＋1Qn＝0Qn＝100→11→010→11→03.5触发器的应用练习3.5.1

触发器功能测试5.训练总结1）总结基本RS、JK、D和T触发器的的动作特点。2）写出训练总结报告。3.5触发器的应用练习3.5.2

四路抢答器的制作1.训练目的2.设备与器件1)学习D触发器和JK触发器的综合运用。2)熟悉智力竞赛抢答器的工作原理。3)了解简单数字系统实验、调试及故障排除方法。。5V直流电源、逻辑电平开关、逻辑电平显示器、双踪示波器、连续脉冲器、单次脉冲器、74LS175、74LS112、74LS20、74LS74、74LS00。3.训练要求

分别用D触发器和JK触发器设计制作一个四路抢答器。3.5触发器的应用练习3.5.2

四路抢答器的制作4.训练内容

要构成四路抢答器，需要有4个D触发器。74LS175是具有互补输出的四D触发器，用来设计四路抢答器十分方便。(1)D触发器构成的四路抢答器

3.5触发器的应用练习3.5.2

四路抢答器的制作4.训练内容(1)D触发器构成的四路抢答器

3.5触发器的应用练习3.5.2

四路抢答器的制作4.训练内容(1)JK触发器构成的四路抢答器

3.6数字钟校时和分频电路的设计与制作3.6.1

数字钟校时电路的设计3.6数字钟校时和分频电路的设计与制作3.6.2

数字钟分频电路的设计3.6.3

数字钟校时与分频电路的安装与调试

安装校时和分频电路需要8片74LS74、4片74LS00、4个3.3kΩ电阻、2个0.01μF、5V直流电源、1台函数信号发生器、1台示波器。3.6数字钟校时和分频电路的设计与制作1.

数字钟校时电路的安装与调试3.6数字钟校时和分频电路的设计与制作1.

数字钟校时电路的安装与调试1)按图3.35安装校时电路，门电路也可选4片74LS00。2)分别将Q15、Q16的输出信号接至门D9、D8的输入端。3)合上S1，校时，用示波器观察门D1的输出信号是否为秒脉冲信号。4)合上S2，校分，用示波器观察门D2的输出信号是否为秒脉冲信号。5)将S3合向“校秒”位置，校秒，用示波器观察门D3的输出信号是否为0.5Hz脉冲信号。

若电路发生抖动，将S1、S2、S3换成图3-33所示的去抖动开关电路。3.6数字钟校时和分频电路的设计与制作2.

数字钟分频电路的安装与调试由低频信号发生器提供一32768Hz的时标信号，输入到第一级触发器的CP脉冲输入端，用示波器观察Q5、Q6、Q15、Q16的波形。任务4数字钟计时电路的设计与制作

——认识时序逻辑电路教学目录4.1时序逻辑电路的分析4.2寄存器124.3计数器34.4集成计数器的应用44.5任务的实现54.1时序逻辑电路的分析4.1.1时序逻辑电路概述1.时序逻辑电路结构特点输出方程：驱动方程：状态方程：注意:不是每一个时序逻辑电路都有如图所示的完整形式，有些可能没有组合逻辑电路部分或者没有输入变量，但必须有触发器。4.1时序逻辑电路的分析4.1.1时序逻辑电路概述2.时序逻辑电路的分类根据触发器状态更新与时钟脉冲CP是否同步，可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路两大类。

在同步时序逻辑电路中，所有触发器的状态在同一时钟脉冲CP的协调控制下同步变化。

在异步时序逻辑电路中，只有部分触发器的时钟输入端与系统时钟脉冲源CP相连，这部分触发器状态的变化与系统时钟脉冲同步，而其他触发器状态的变化往往滞后于这部分触发器。同步时序逻辑电路的工作速度明显高于异步电路，但电路复杂。4.1时序逻辑电路的分析4.1.2时序逻辑电路分析的一般步骤时序逻辑电路的分析是根据已知的逻辑电路图，找出电路状态和输出信号在输入信号和时钟脉冲信号作用下的变化规律，确定电路的逻辑功能。对时序逻辑电路进行分析的一般步骤是：列写电路方程→列状态转换表→说明电路的逻辑功能→画出状态转换图和时序图。【例4-1】分析图示电路的逻辑功能，画出状态转换图和时序图。4.1时序逻辑电路的分析4.1.2时序逻辑电路分析的一般步骤解：1.写出电路方程(1)输出方程:(2)驱动方程:(3)各触发器状态方程:4.1时序逻辑电路的分析4.1.2时序逻辑电路分析的一般步骤2.列状态转换表现态次态输出00000101111111010000101111111010000000000101010110101001表4-1例4-1的列状态转换表3.逻辑功能说明电路在输入第六个CP后，返回到原来的状态，同时输出端Y输出一个进位信号，因此，电路为一个同步六进制加法计数器。4.画状态转换图和时序图4.1时序逻辑电路的分析4.1.2时序逻辑电路分析的一般步骤当电路处于010或101状态时，在CP脉冲作用下，这两个状态之间交替循环变换，不能进入有效循环，所以该电路没有自启动能力。4.2寄存器4.2.1数码寄存器功能——接收、存放、传送数据组成——触发器和门电路

一个触发器就是一个最简单的寄存器，能存放1位二进制代码，n个触发器能存n位二进制代码。分类：寄存器数码寄存器移位寄存器多位D型触发器锁存器寄存器阵列单向移位寄存器双向移位寄存器4.2寄存器4.2.1数码寄存器并行输入数据并行输出数据数据传递/置数在CP的上升沿时刻Q0

Q1

Q2

Q3

=D0D1D2D3n+1n+1n+1n+11Q1Q1DD01DD11Q1DD21Q1DD3CPC1C1C1C1Q0Q1Q2Q34.2寄存器4.2.1数码寄存器集成数码寄存器种类较多，常见的有4D触发器(如74LS175)、6D触发器(如74LS174)、8D触发器(如74LS374、74LS377)等。数码寄存器还可以由锁存器构成，锁存器与触发器的区别是：其送数脉冲为一使能信号,当使能信号到来时，输出跟随输入数码的变化而变化；当使能信号结束时，输出保持使能信号跳变时的状态不变。由锁存器组成的寄存器，常见的有8D锁存器(如74LS373)。4.2寄存器4.2.2移位寄存器

移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存放的代码能在移位脉冲的作用下依次左移或右移。关于左移､右移：

一般规定右移是向高位移(即数码先移入最低位)，左移是向低位移(即数码先移入最高位)，而不管看上去的方向如何。右移：Q0→Q3(0to3的移位)；左移：Q3→Q0(3to0的移位)。(1)右移寄存器1.单向移位寄存器

高位低位

原数据1001右移：

串出1←

001X←

串入左移：串入→

X100→

1串出4.2寄存器4.2.2移位寄存器(1)右移寄存器1.单向移位寄存器(3)驱动方程(4)状态方程Q0=D0n+1D0=DR,D1=Q0,D2=Q1,D3=Q2nnn,Q1=Q0n+1n,Q2=Q1n+1n,Q3=Q2n+1n(2)输出方程Qi=Din+1(1)时钟方程CP3=CP2=CP1=CP0=CP(i=0,1,2,3)4.2.2移位寄存器(1)右移寄存器1.单向移位寄存器0DRQ0101Q1Q2Q3111001CP123400001000000000DR=10114.2.2移位寄存器(1)右移寄存器1.单向移位寄存器表4-1右移寄存器中数码移动情况移位脉冲CP输入数据DiQ0

Q1

Q2

Q3012340101100001000010010101101并行输出11014.2.2移位寄存器

串入/并出（串出）移位寄存器(1)右移寄存器1.单向移位寄存器4.2.2移位寄存器图4-8右移寄存器中数码移动过程时序图(1)右移寄存器1.单向移位寄存器4.2.2移位寄存器图4-9串行（并行）输入/串行输出移位寄存器(2)左移寄存器1.单向移位寄存器4.2.2移位寄存器(3)集成单向移位寄存器1.单向移位寄存器4.2.2移位寄存器1)74LS164：串行输入/并行输出8位移位寄存器74LS164有两个可控串行数据输入端A和B，当A或B任意一个为0时，在CP上升沿作用下Q0n+1=0；当A或B中有一个为高电平时，允许另一个串行输入数据，并在CP上升沿作用下决定Q0n+1的状态。(3)集成单向移位寄存器1.单向移位寄存器4.2.2移位寄存器2)74LS165：并行(串行)输入/互补输出8位移位寄存器当

时，并行数据(D0～D7)被直接置入寄存器；当

时，并行置数功能被禁止。当CP0、CP1中有一个为高电平时，另一个时钟被禁止。当CP0为低电平并且

时，则在CP1作用下可以将D0～D7的数据逐位从Q7端输出。右移位寄存器和左移位寄存器的电路结构是基本相同的，若适当加入一些控制电路和控制信号，就可以将右移位寄存器和左移位寄存器合在一起，构成双向移位寄存器。2.双向移位寄存器4.2.2移位寄存器图4-1374LS194的逻辑符号和引脚排列图2.双向移位寄存器4.2.2移位寄存器异步清零左移送数端并行数据输入DSR74LS194Q0Q1Q3Q2D0D1D3D2DSLCPM1M0右移送数端并行数据输出移位时钟方式控制

M1M0=00，保持

M1M0=01，右移

M1M0=10，左移

M1M0=11，并行置数2.双向移位寄存器4.2.2移位寄存器表4-374LS194的功能表CP

功能说明××00××1001××××××××××××××××××××00

0

0Q0n

Q1n

Q2n

Q3nQ0n

Q1n

Q2n

Q3n清零保持保持↑↑↑111101110××D0

D1

D2

D3DSR××××××DSL××××D0

D1

D2

D3DSRQ0n

Q1n

Q2nQ1n

Q2n

Q3nDSL并行输入右移输入左移输入2.双向移位寄存器4.2.2移位寄存器由双向移位寄存器74LS194构成的扭环形计数器。特点：每次状态变化时仅有一个触发器翻转。构成2N=2×4=8进制计数器0000→0001→0011↓1100←1110←11110111↓1000↑↑DSR=Q3n反馈信号：2.双向移位寄存器4.2.2移位寄存器由双向移位寄存器74LS194构成的扭环形计数器。DSR=Q3Q2nn反馈信号：构成2N-1=2×4-1=7进制计数器0000→0001→0011↓1100←1110←11110111↓1000↑4.3计数器计数器——用以统计输入脉冲CP个数的电路。计数器的分类：（2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。（1）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。

4.3计数器4.3.1异步计数器1.异步二进制计数器

异步二进制计数器是计数器中最基本、最简单的电路，它一般由接成Tˊ型(计数型)触发器连接而成，计数脉冲加到最低位触发器的CP

端，其他各级触发器由相邻低位触发器的输出状态变化来触发。(1)异步二进制加法计数器

图4-16是利用3个下降沿触发的JK触发器构成的异步3位二进制加法计数器，JK触发器的J、K输入端均接高电平，具有Tˊ触发器的功能。计数脉冲CP

加至最低位触发器FF0的时钟端，低位触发器的Q

端依次接到相邻高位触发器的时钟端，因此它是一异步计数器。(1)异步二进制加法计数器表4-53位二进制加法计数器的状态转换表计数脉冲

CP序号

计数器状态进位COQ2

Q1

Q0

0123456780

0

00

0

10

1

00

1

11

0

01

0

11

1

01110

0

0000000010(1)异步二进制加法计数器(1)异步二进制加法计数器3位二进制加法计数器也可采用上升沿D触发器来构成，如图4-18所示。图中各D触发器连成Tˊ型，需要注意的是：上升沿触发时高位触发器的时钟端接相邻低位触发器的

端。(1)异步二进制加法计数器4-19上升沿触发的异步3位二进制加法计数器时序图(2)异步二进制减法计数器图4-20由JK触发器组成的异步3位二进制减法计数器

图4-21下降沿触发的异步3位二进制减法计数器时序图(2)异步二进制减法计数器表4-63位二进制减法计数器状态转换表计数脉冲

CP序号计数器状态借位BOQ2

Q1

Q00123456780

001

111

1

01

0

11

0

00

1

10

1

00

0

10

0

00000000014.3计数器4.3.1异步计数器2.异步十进制计数器异步十进制计数器通常是在二进制计数器基础上，通过脉冲反馈消除多余状态(无效状态)后实现的，且一旦电路误入无效状态后，它应具有自启动性能。图4-228421BCD码异步十进制加法计数器4.3计数器4.3.1异步计数器2.异步十进制计数器计数脉冲序号现态次态输出说明

Q3nQ2nQ1nQ0n

Q3n+1Q2n+1Q1n+1Q0n+1CO0123456789000000010010001101000101011001111000100100010010001101000101011001111000100100000000000001有效循环010101101010111100110111101111101101001101010011111000010101有自启动能力表4-78421BCD码异步十进制加法计数器状态转换表2.异步十进制计数器2.异步十进制计数器图4-238421BCD码异步十进制加法计数器状态转换图电路有自启能力。2.异步十进制计数器图4-248421BCD码异步十进制加法计数器时序4.3计数器4.3.2同步计数器1.同步二进制计数器同步二进制加法计数器中各触发器的翻转条件：

1)最低位触发器每输入一个计数脉冲翻转一次。

2)其他各触发器都是在其所有低位触发器的输出端Q

全为1时，在下一个时钟脉冲触发沿到来时状态改变一次。4.3计数器4.3.2同步计数器2.同步十进制计数器4.3计数器4.3.3集成计数器1.集成同步计数器(1)74LS161~74LS16374LS160~74LS163是一组可预置数的同步计数器，在计数脉冲上升沿作用下进行加法计数，74LS161和74LS163是4位二进制加法计数器，74LS160和74LS162是十进制加法计数器。4.3计数器4.3.3集成计数器1.集成同步计数器(1)74LS161~74LS163并行置数端并行数据输出进位输出端计数脉冲计数控制端清零端

置数控制端，低电平有效LD=0时，CP↑Q3Q2Q1Q0=D3D2D1D0两者均为同步置数

161为异步清零163为同步清零4.3计数器4.3.3集成计数器1.集成同步计数器(1)74LS161~74LS16374LS161的功能表见表4-8，74LS163的功能表与表4-8类似，只是同步清零。表4-874LS161的功能表

功能说明0××××××××10××↑D3

D2

D1

D0111

1↑

×

×××1

10××××××11×0×××××0000D3

D2

D1

D0计数保持保持00异步清零CO=CTTQ3Q2Q1Q0CO=Q3Q2Q1Q0CO=CTTQ3Q2Q1Q01)清零功能；2)同步并行预置数功能；3)计数功能；4)保持功能。并行置数端并行数据输出进位输出端计数脉冲计数控制端清零端两者均为同步置数

160为异步清零162为同步清零4.3计数器4.3.3集成计数器1.集成同步计数器(1)74LS161~74LS163

置数控制端，低电平有效LD=0时，CP↑Q3Q2Q1Q0=D3D2D1D04.3计数器4.3.3集成计数器1.集成同步计数器(1)74LS161~74LS16374LS160的功能表见表4-9，74LS162的功能表与表4-8类似，只是同步清零。表4-974LS160的功能表

功能说明0××××××××10××↑D3

D2

D1

D0111

1↑

×

×××1

10××××××11×0×××××0000D3

D2

D1

D0计数保持保持00

异步清零CO=CTTQ3Q0CO=Q3Q0CO=CTTQ3Q01)清零功能；2)同步并行预置数功能；3)计数功能；4)保持功能。4.3计数器4.3.3集成计数器1.集成同步计数器(2)74LS192和74LS19374LS192和74LS193为可预置数同步加/减可逆计数器，它们的逻辑符号和引脚排列完全相同，如图4-29所示。其中74LS193是4位二进制计数器，74LS192是8421BCD码十进制计数器。并行置数端

置数控制端，低电平有效;

LD=0时，Q3Q2Q1Q0=D3D2D1D0借位输出端进位输出端并行数据输出加计数脉冲减计数脉冲异步清零端4.3计数器4.3.3集成计数器1.集成同步计数器(2)74LS192和74LS1934.3计数器4.3.3集成计数器1.集成同步计数器(2)74LS192和74LS19374LS192的功能表见表4-10，74LS193的功能表与表4-10类似，但。表4-1074LS160的功能表

Q3Q2

Q1

Q0功能说明1××××

×

××0

0

×

×D3

D2

D1

D001↑1×

×

××011↑×

×

××0000D3D2

D1

D0加计数减计数异步清零1)异步清零功能；2)异步并行预置数功能；3)可逆计数功能。4.3计数器4.3.3集成计数器1.集成同步计数器(3)利用集成计数器获得N进制计数器利用集成计数器的清零端

或置数控制端

可获得N进制计数器。图4-30所示是用反馈清零法构成的十二进制计数器，图4-31所示是用反馈置数法构成的十三进制计数器。4.3计数器4.3.3集成计数器1.集成同步计数器(3)利用集成计数器获得N进制计数器【例4-2】试用集成同步4位二进制计数器74LS163的清零端构成七进制计数器。解：74LS163是采用同步清零方式的集成计数器，故构成七进制计数器时，其归零状态为S6=0110，则

，电路如图所示。4.3计数器4.3.3集成计数器1.集成同步计数器(3)利用集成计数器获得N进制计数器【例4-3】试用74LS161的同步置数功能构成十进制计数器，其计数起始状态为0011。解：74LS161是采用同步置数方式的集成计数器，故构成十进制计数器时，其置数状态为S9，由于计数起始状态为S0=0011，则S9=1100，同时D3D2D1D0=0011，电路如图4-33所示。4.3计数器4.3.3集成计数器1.集成同步计数器(3)利用集成计数器获得N进制计数器图4-34所示为由两片4位二进制加法计数器74LS161串行级联构成的8位二进制加法计数器（256进制加法计数器）。在此基础上，利用反馈归零法或反馈置数法可以构成256以内任意进制计数器。4.3计数器4.3.3集成计数器1.集成同步计数器(3)利用集成计数器获得N进制计数器图4-35是74LS192进行串行级联时的电路图。各级的清零端CR并接在一起，预置数控制端

并接在一起，同时将低位的进位输出端

接到高一位的CPU

，将低位的借位输出端

接到高一位的CPD

。4.3计数器4.3.3集成计数器1.集成同步计数器(3)利用集成计数器获得N进制计数器【例4-4】试用两片74LS160构成一个二十四进制计数器。解：由于74LS160是采用异步清零的十进制计数器，利用反馈归零法组成一个二十四进制计数器时，清零状态为S24=00100100，则

，电路如图所示。4.3计数器4.3.3集成计数器2.集成异步计数器74LS29074LS290为二-五-十进制计数器在