EDA期末复习题试题添加版

1、ASIC的中文含义是：专用集成电路2、CPLD内部含有多个逻辑单元块，每个逻辑单元块相当于一个GAL器件3、CPLD的一般采用与－或阵列4、CPLD的中文含义是复杂可编程逻辑器件5、CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三部分组成。6、FPGA的一般采用查找表结构。7、复杂可编程逻辑器件的主要有CPLD和FPGA。8、FPGA的中文含义是现场可编程门阵列9、FPGA由可编程逻辑块（CLB）、可编程互连单元（I/O）和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。10、简单可编程逻辑器件的主要有PROM、PLA、PAL、GAL11、PLD的中文含义是：可编程逻辑器件12、VHDL的全拼VeryhighspeedintegratedHardwareDescriptionLanguage13、一个完整的VHDL程序包括库、程序包、实体、结构体和配置14、“与－或”结构的可编程逻辑器件主要由四部分构成：输入电路、可编程“与”阵列、可编程或阵列、输出电路15、在VHDL中主要有哪三种重载现象参数类型的重载；参数数目的重载；函数返回类型的重载。16、在设计中，常常采用的设计方法有直接设计方法、自顶向下和自底向上的设计方法。17、子程序有即过程（PROCEDURE）、函数〔FUNCTION〕两种类型18.EDA：电子设计自动化19.LAB：逻辑阵列块20.ESB：嵌入式系统块21.FASTTRACK：快速通道22.同步：各个逻辑单元共用一个时钟23．信号与变量使用时有何区别？（1）值的代入形式不同。（2）变量值可以送给信号，信号值不能送给变量。（3）信号是全局量，变量是局部量。（4）操作过程不同。24．VHDL语言在结构上分为哪几部分？VHDL语言在结构上一般分为实体（ENTITY）与结构体（ARCHITECTURE）两大部分。25.说明端口模式INOUT和BUFFER有何异同点。答：INOUT：双向端口；BUFFER：输出并向内部反馈。INOUT是双向信号，既可输入又可输出。BUFFER是输出并向内部反馈。也是实体的输出信号,但作输入用时，信号不是由外部驱动，而是从反馈得到。26.进程如何激活，敏感信号有何要求（注意事项）答：当一个进程的敏感信号值发生变化时，该进程被激活。或当无敏感信号列表时，可通过满足条件的WAIT语句来启动进程语句进程的敏感信号a：是该进程描述的模块的输入信号。B：使用了敏感信号表的进程中不能含有任何等待语句。四、程序题（简单，不提供）2．用VHDL语言描述一个基本D触发器（6分）。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdff2ISPORT(d,clk:INSTDSTD_LOGIC;q:OUTSTD__LOGIC);ENDdffe2;ARCHITECTUREaOFdffe2ISBEGINPROCESS(clk,d)BEGINIFclk’eventANDclk=’1’q<=d;ENDIF;ENDPROCESS;ENDa;二、完善程序（注：此处给出完整参考程序，考试时，空出上些行让大家填空，所以一定看懂程序）在横线上填上恰当的变量或语句1、用VHDL语言对1位全加器进行描述如图1位全加器是由二个一位半加器组成，其符号表示为右边的图即f_adder。LIBRARYIEEE;USEIEEE.STD.LOGIC_1164.ALL;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;sum,cout:OUTSTD_LOGIC);END;ARCHITECTUREstrcOFadder_1bitsISCOMPONENThalf_adderPORT(a,b,:INstd_LOGIC;co,so:OUTstd_logic);ENDCOMPONENT;SIGNALco,so,c1:STD_LOGIC;BEGINU0:half_adderPORTMAP(ain,bin,so,co);U1:half_adderPORTMAP(so,cin,sum,c1);Cout<=coorc1;Endstrc;补题：5-9设计一个求补码的程序，输入数据是一个有符号的8位二进制数。//设计一个求补码的程序，输入数据是一个有符号的8位二进制数moduleBinary_complement(a,b);//二进制数补码input[7:0]a;output[7:0]b;integeri;reg[7:0]d;reg[6:0]c;always@(a)beginif(a[7]==1)beginfor(i=0;i<7;i=i+1)c[i]=!a[i];d[7:0]={a[7],(c[6:0]+7'd1)};endelsed[7:0]=a[7:0];endassignb[7:0]=d[7:0];endmodule2、带使能输入及同步清0的增1/减1的8位计数器Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;Entityup_downis Port(clk,rst,en,up: in std_logic; Sum: out std_logic_vector(7downto0); VGA: out std_logic_vector(3downto0); Cout: out std_logic);End;Architectureaofup_downisSignalcount: std_logic_vector(7downto0);constantcount_top: std_logic_vector(7downto0):=(others=>'1');Begin VGA<="0001"; Process(clk,rst) Begin Ifrst='0'then Count<=(others=>'0'); Elsifrising_edge(clk)then Ifen='1'then Caseupis When'1'=>count<=count+1; Whenothers=>count<=count-1; Endcase; Endif; Endif; Endprocess; Sum<=notcount; --LED低电平点亮,所以取反 Cout<='1'whenen='1'and((up='1'andcount=count_top)or(up='0'andcount=0))else'0';End;3、七段译码器libraryIEEE;useIEEE.std_logic_1164.all;entityled7isport(x:instd_logic_vector(3downto0);s:outstd_logic_vector(6downto0));endentity;architecturebin27segofled7isbeginprocess(x)begincasex(3downto0)iswhen"0000"=>s<="1111110";--0when"0001"=>s<="0110000";--1when"0010"=>s<="1101101";--2when"0011"=>s<="1111001";--3when"0100"=>s<="0110011";--4when"0101"=>s<="1011011";--5when"0110"=>s<="1011111";--6when"0111"=>s<="1110000";--7when"1000"=>s<="1111111";--8when"1001"=>s<="1111011";--9when"1010"=>s<="1110111";--Awhen"1011"=>s<="0011111";--bwhen"1100"=>s<="1001110";--cwhen"1101"=>s<="0111101";--dwhen"1110"=>s<="1001111";--Ewhen"1111"=>s<="1000111";--Fwhenothers=>NULL;endcase;endprocess;endarchitecture;4、带使能输入、进位输出及同步清0的增1十进制计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYcounterISPORT(clr,en,clk:INSTD_LOGIC;co:OUTSTD_LOGIC;Q:OUTSTD_ULOGIC_VECTOR(3DOWNTO0); VGA:OUTSTD_ULOGIC_VECTOR(3DOWNTO0) );ENDcounter;ARCHITECTUREcounter1OFcounterISSIGNALqs:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALca:STD_ULOGIC;BEGIN VGA<="0001";PROCESS(clk)VARIABLEq10:INTEGER;BEGINIF(rising_edge(clk))THENIF(clr='1')THENq10:=0;ELSIF(en='1')THENIF(q10=9)THENq10:=0;ca<='0';ELSIF(q10=8)THENq10:=q10+1;ca<='1';ELSEq10:=q10+1;ca<='0';ENDIF;ENDIF;ENDIF;qs<=CONV_STD_LOGIC_VECTOR(q10,4);Q<=notTO_STDULOGICVECTOR(qs); --LED底电平点亮,所以取反ENDPROCESS;co<=not(caANDen); --LED底电平点亮,所以取反ENDcounter1;三、解释与分析程序（注：些类题要求A、解释带有下划线的语句；B、说明该程序逻辑功能；C、回答部分部分问题，所以一定看懂程序每一句意思，弄清程序功能）1、程序如下：要求：解释带有下划线的语句。画出该程序的原理图符号。3．说明该程序逻辑功能。Libraryieee;定义元件库Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;Entityup_downis实体说明 Port(clk,rst,en,up: in std_logic; Sum: out std_logic_vector(2downto0); Cout: out std_logic);Endup_down;Architectureaofup_downis结构体说明Signalcount: std_logic_vector(2downto0);Begin Process(clk,rst)进程，敏感信号为clkrst Begin Ifrst=’0’ Count<=(others=>’0’); Elsifrising_edge(clk)then上升沿 Ifen=’1’then计数控制端EN=1 Caseupis When‘1’=>count<=count+1; Whenothers=>count<=count-1;UP=0减法计数 Endcase; Endif; Endif; Endprocess; Sum<=count; Cout<=’1’whenen=’1’and((up=’1’andcount=7)or(up=’0’andcount=0))elseEnda;程序功能：异步清零，同步计数的三位二进制可逆计数器补题：3-5设计含有异步清零和计数使能的16位二进制加减可控计数器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT16ISPORT(CLK,RST,EN:INSTD_LOGIC;

CHOOSE:INBIT;

SETDATA:BUFFERINTEGERRANCE65535DOWNTO0;

COUT:BUFFERINTEGERRANCE65535DOWNTO0);ENDCNT16;ARCHITECTUREONEOFCNT16ISBEGIN

PROCESS(CLK,RST,SDATA)

VARIABLEQI:STD_LOGIC_VECTOR(65535DOWNTO0);

BEGINIFRST='1'THEN--计数器异步复位

QI:=(OTHERS=>'0');ELSIFSET=’1’THEN--计数器一步置位QI:=SETDATA;ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿

IFEN=’1’THEN–检测是否允许计数IFCHOOSE=’1’THEN--选择加法计数

QI:=QI+1;

--计数器加一

ELSEQI=QI-1;--计数器加一

ENDIF;ENDIF;ENDIF;

COUT<=QI;--将计数值向端口输出ENDPROCESS;ENDONE;3-6、图3—18是一个含有上升沿触发的D触发器的时序电路,试写出此电路的VHDL设计LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMULTIISPORT(CL:INSTD_LOGIC;--输入选择信号CLK0:INSTD_LOGIC;--输入信号OUT1:OUTSTD_LOGIC);--输出端ENDENTITY;ARCHITECTUREONEOFMULTIISSIGNALQ:STD_