电子技术（电工学Ⅱ）（第3版）课件 孙立功 第5、6章 门电路和组合逻辑电路、触发器和时序逻辑电路

第五章门电路和组合逻辑电路第一节概述第二节基本逻辑门电路第三节TTL集成门电路

第六节组合逻辑电路的分析与设计

第五节逻辑代数基础第七节常用组合逻辑电路

第四节CMOS集成门电路

前几章讨论的是模拟电路，本节开始我们讨论数字电路。

数字电子技术的发展代表了现代电子技术的水平，它已广泛的应用于电子计算机、数字式仪表、数字化通讯以及泛多的数字控制装置等方面。1、计程车计价器整形电路计数器计算器译码器显示器存储器光电转换放大电路整形电路门电路计数器标准时钟1minute译码显示2、电机转速测速系统1minute

脉冲信号:

是一种跃变信号，并且持续时间短暂,可短至几个微秒甚至几个纳秒。尖顶波t矩形波t第一节概述数字电路中,信号（电压和电流）是脉冲的。一、脉冲信号脉冲幅度H脉冲上升沿tr

脉冲周期T脉冲下降沿tf

脉冲宽度tp

脉冲信号的部分参数：H0.9H0.5H0.1HtptrtfT实际的矩形波脉冲频率f脉冲信号正脉冲：脉冲跃变后的值比初始值高负脉冲：脉冲跃变后的值比初始值低如：0+3V0-3V正脉冲0+3V0-3V负脉冲脉冲信号还有正负之分。二、数字电路的特点2、数字电路中的晶体管工作在饱和或截止状态。三、二进制数制十进制数有0,1,2…,9是个数码，计数基数是10。1、数字电路是根据信号的有无、个数、宽度和频率进行工作，准确度高，抗干扰能力强。3、研究电路输入与输出之间的逻辑关系，采用逻辑代数的分析方法。十进制数的计数规则是“逢十进一”。十进制数可以表示为：只有0,1两个数码，计数基数是2。

数字电路中，常采用二进制数，其优点：只有两个状态，容易实现；运算法则简单。二进制运算法则：逢二进一0+0=0；1+0=1；0+1=1；1+1=10十进制数十进制数二进制数二进制数01234567000000010010001101000101011001118910001001101010111100110111101111101112131415二进制与十进制对应关系：第二节基本逻辑门电路

逻辑门电路是数字电路中最基本的逻辑元件。

数字电路中的门就是一种开关，它能按照一定的条件去控制信号的通过或不通过。一、门电路的概念

基本逻辑关系为“与”、“或”、“非”三种。

门电路的输入和输出之间存在一定的逻辑关系(因果关系)，所以门电路又称为逻辑门电路。

日常生活中对立的两个基本状态可用二值逻辑1和0来表示。

电平的高低一般用“1”和“0”两种状态区别，若规定高电平为“1”，低电平为“0”则称为正逻辑。反之则称为负逻辑。若无特殊说明，均采用正逻辑。100VUCC高电平低电平220V+-

设：开关断开、灯不亮用逻辑“0”表示，开关闭合、灯亮用逻辑“1”表示。逻辑表达式：

F=A•B1.“与”逻辑和与门电路“与”逻辑关系是指当决定某事件的条件全部具备时，该事件才发生。000101110100ABYBFA状态表二、基本逻辑门电路及其表示方法

二极管与门电路工作原理输入A、B、C全为高电平“1”，输出F为“1”。输入A、B、C不全为“1”，输出F

为“0”。0V0V0V0V0V3V+U5VRDADCABFDBC3V3V3V0V00000010101011001000011001001111ABFC“与”门逻辑状态表0V3V逻辑关系：“与”逻辑即：有“0”出“0”，

全“1”出“1”F=ABC逻辑表达式：

逻辑符号：&ABFC00000010101011001000011001001111ABFC“与”门逻辑状态表BF220VA+-2.“或”逻辑和或门电路

“或”逻辑关系是指当决定某事件的条件之一具备时，该事件就发生。逻辑表达式：

F=A+B真值表000111110110ABF

二极管电路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABFC“或”门逻辑状态表3V3V-U-5VRDADCABFDBC工作原理输入A、B、C全为低电平“0”，输出F为“0”。输入A、B、C有一个为“1”，输出F

为“1”。逻辑关系：“或”逻辑即：有“1”出“1”，

全“0”出“0”F=A+B+C逻辑表达式：逻辑符号：ABFC>100000011101111011001011101011111ABFC“或”门逻辑状态表3.“非”逻辑和非门电路

“非”逻辑关系是否定或相反的意思。逻辑表达式：F=A状态表101AF0F220VA+-R三极管非门电路+UCC-UBBARKRBRCFT10截止饱和逻辑表达式：F=A“0”10“1”“0”“1”AF“非”门逻辑状态表逻辑符号1AF例：根据输入波形画出输出波形ABF1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABF1>1ABF2F21.“与非”门电路有“0”出“1”，全“1”出“0”“与”门&ABCY&ABC“与非”门00010011101111011001011101011110ABFC“与非”门逻辑状态表F=ABC逻辑表达式：1F“非”门三、复合逻辑门电路2.“或非”门电路有“1”出“0”，全“0”出“1”1F“非”门00010010101011001000011001001110ABFC“或非”门逻辑状态表“或”门ABC>1“或非”门FABC>1F=A+B+C逻辑表达式：3.与或非门电路ABCD&&>11&&>1ABCDFF第三节

TTL集成门电路(三极管—三极管逻辑门电路)

TTL门电路是双极型集成电路，与分立元件相比，具有速度快、可靠性高和微型化等优点，目前分立元件电路已被集成电路替代。下面介绍集成“与非”门电路的工作原理、特性和参数。输入级中间级输出级一、TTL“与非”门电路1.电路T5F

R3R5AB

CR4R2R1T3T4T2+5VT1E2E3E1B等效电路C多发射极三极管T5F

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)输入全为高电平“1”(3.6V)时2.工作原理4.3VT2、T5饱和导通钳位2.1VE结反偏截止“0”(0.3V)

负载电流（灌电流）输入全高“1”,输出为低“0”1VT5FR3R5AB

CR4R2R1T3T4T2+5VT12.工作原理1VT2、T5截止

负载电流（拉电流）(2)输入端有任一低电平“0”(0.3V)(0.3V)“1”“0”输入有低“0”输出为高“1”

流过E结的电流为正向电流VF

5-0.7-0.7

=3.6V5V有“0”出“1”全“1”出“0”“与非”逻辑关系00010011101111011001011101011110ABFC“与非”门逻辑状态表F=ABC逻辑表达式：F&ABC“与非”门2.电压传输特性：输出电压UO与输入电压Ui的关系。CDE电压传输特性测试电路01231234Ui/VUO/V&+5VUiUoVVABABCDE3.主要参数电压传输特性典型值3.6V，

2.4V为合格典型值0.3V，

0.4V为合格输出高电平电压UOH输出低电平电压UOL输出高电平电压UOH和输出低电平电压UOLUO/V01231234Ui/VABDE低电平噪声容限电压UNL—保证输出高电平电压不低于额定值90%的条件下所允许叠加在输入低电平电压上的最大噪声（或干扰）电压。UNL=UOFF–UIL允许叠加干扰关门电平UOFFUOFF

UOFF是保证输出为额定高电平的90%时所对应的最大输入低电平电压。0.9UOH输入低电平电压UIL01231234Ui/VUO/V输入高电平电压UIHAB高电平噪声容限电压UNH—保证输出低电平电压的条件下所允许叠加在输入高电平电压上的最大噪声（或干扰）电压。UNH=UIH–UON允许叠加干扰开门电平UONUON

UON是保证输出为额定低电平时所对应的最小输入高电平电压。DE01231234Ui/VUO/V

指一个“与非”门能带同类门的最大数目，它表示带负载的能力。对于TTL“与非”门NO

8。输入高电平电流IIH和输入低电平电流IIL

当某一输入端接高电平，其余输入端接低电平时，流入该输入端的电流，称为高电平输入电流IIH（

A）。

当某一输入端接低电平，其余输入端接高电平时，流入该输入端的电流，称为低电平输入电流IIL（mA）。扇出系数NO平均传输延迟时间tpd50%50%tpd1tpd2TTL的tpd约在10ns~40ns，此值愈小愈好。输入波形ui输出波形uO二、三态输出“与非”门当控制端为高电平“1”时，实现正常的“与非”逻辑关系

Y=A•B“1”控制端DE1.电路T5Y

R3R5AB

R4R2R1T3T4T2+5VT1截止“0”控制端DET5Y

R3R5AB

R4R2R1T3T4T2+5VT11.电路导通1V1V截止截止当控制端为低电平“0”时，输出Y处于开路状态，也称为高阻状态。&FEBA逻辑符号

0

高阻0

0

1

1

0

1

11

1

0

111

1

10

表示任意态三态输出“与非”状态表ABEF输出高阻功能表EN三态门应用：可实现用一条总线分时传送几个不同的数据或控制信号。“1”“0”“0”如图所示：总线&A1B1E1&A2B2E2&A3B3E3A1

B1ENENEN第五节逻辑代数基础

逻辑代数（又称布尔代数），它是分析设计逻辑电路的数学工具。虽然它和普通代数一样也用字母表示变量，但变量的取值只有“0”，“1”两种，分别称为逻辑“0”和逻辑“1”。这里“0”和“1”并不表示数量的大小，而是表示两种相互对立的逻辑状态。

逻辑代数所表示的是逻辑关系，而不是数量关系。这是它与普通代数的本质区别。1.逻辑代数的基本运算一、逻辑代数的运算（1）逻辑或运算F=A+B（2）逻辑与运算F=A•B（3）逻辑非运算一、逻辑代数的运算2.逻辑代数的基本定律交换律结合律分配律普通代数不适用！证:A+1=1

AA=A.吸收律(1)A+AB=A(2)A(A+B)=A对偶式对偶关系：

将某逻辑表达式中的与(•)换成或

(+)，或(+)换成与(•)，得到一个新的逻辑表达式，即为原逻辑式的对偶式。若原逻辑恒等式成立，则其对偶式也成立。证明：A+AB=A（3）（4）对偶式（5）证明：110011111100列状态表证明：AB00011011111001000000摩根定律（反演律）二、逻辑函数及其表示表示方法逻辑式逻辑状态表逻辑图卡诺图组合逻辑电路框图X1XnX2Y2Y1Yn......组合逻辑电路输入输出逻辑函数：下面举例说明这几种表示方法。例：有一T形走廊，在相会处有一路灯，在进入走廊的A、B、C三地各有控制开关，都能独立进行控制。任意闭合一个开关，灯亮；任意闭合两个开关，灯灭；三个开关同时闭合，灯亮。设A、B、C代表三个开关（输入变量）；Y代表灯（输出变量）。设：开关闭合其状态为“1”，断开为“0”灯亮状态为“1”，灯灭为“0”

1.列逻辑状态表用输入、输出变量的逻辑状态（“1”或“0”）以表格形式来表示逻辑函数。三输入变量有八种组合状态n输入变量有2n种组合状态

0000

A

B

C

Y00110101011010011010110011112.逻辑式取Y=“1”(或Y=“0”)列逻辑式取Y=“1”

用“与”“或”“非”等运算来表达逻辑函数的表达式。(1)由逻辑状态表写出逻辑式对应于Y=1，若输入变量为“1”，则取输入变量本身(如A)；若输入变量为“0”则取其反变量(如A)。一种组合中，输入变量之间是“与”关系，

0000

A

B

C

Y0011010101101001101011001111各组合之间是“或”关系2.逻辑式反之，也可由逻辑式列出状态表。

0000

A

B

C

Y00110101011010011010110011113.逻辑图YCBA&&&&&&&>1CBA三、逻辑函数的化简

由逻辑状态表直接写出的逻辑式及由此画出的逻辑图，一般比较复杂；若经过简化，则可使用较少的逻辑门实现同样的逻辑功能。从而可节省器件，降低成本，提高电路工作的可靠性。

利用逻辑代数变换，可用不同的门电路实现相同的逻辑功能。化简方法公式法卡诺图法1.用“与非”门构成基本门电路(1)应用“与非”门构成“非”门电路&YA(2)应用“与非”门构成“与”门电路由逻辑代数运算法则：AY&B&(4)用“与非”门构成“或非”门YBA&&&&由逻辑代数运算法则：(3)应用“与非”门构成“或”门电路由逻辑代数运算法则：BAY&&&例1：化简2.应用逻辑代数运算关系化简（1）并项法（2）吸收法例2：化简例3：化简（3）配项法例4：化简（4）加项法（5）消去法吸收例5：化简例：化简消去吸收消去消去第六节

组合逻辑电路的分析与设计

组合逻辑电路：任何时刻电路的输出状态只取决于该时刻的输入状态，而与该时刻以前的电路状态无关。组合逻辑电路框图X1XnX2Y2Y1Yn......组合逻辑电路输入输出一、组合逻辑电路的分析(1)由逻辑图写出输出端的逻辑表达式(2)运用逻辑代数化简或变换(3)列逻辑状态表(4)分析逻辑功能已知逻辑电路确定逻辑功能分析步骤：例1：分析下图的逻辑功能(1)写出逻辑表达式Y=Y2Y3=AABBAB...AB..AB.A..ABBY1.AB&&&&YY3Y2..(2)应用逻辑代数化简Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..(3)列逻辑状态表ABY001100111001Y=AB+AB=AB逻辑式(4)分析逻辑功能输入相同输出为“0”，输入相异输出为“1”，称为“异或”逻辑关系。这种电路称“异或”门。

=1ABY逻辑符号(1)写出逻辑式例2：分析下图的逻辑功能.A

B.Y=ABAB

.A•B化简&&11.BAY&A

B

=AB+AB(2)列逻辑状态表Y=AB+AB(3)分析逻辑功能

输入相同输出为“1”,输入相异输出为“0”,称为“判一致电路”(“同或门”)

,可用于判断各输入端的状态是否相同。=AB逻辑式

=1ABY逻辑符号=ABABY001100100111例：加法器加法器:

实现二进制加法运算的电路进位如：0

0

0

0

11+10101010不考虑低位来的进位半加器实现要考虑低位来的进位全加器实现输入Ai表示两个同位相加的数BiCi-1表示低位来的进位输出表示本位和表示向高位的进位CiSi

全加：实现两个一位二进制数相加，且考虑来自低位的进位。

全加器：逻辑图&=1>1AiCiSiCi-1Bi&&逻辑符号AiBiCi-1SiCiCO

CI

电路如图所示：(1)写出逻辑式(2)列逻辑状态表Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111AiBiCi-1SiCiCO

CIAiBiCi-1SiCiCO

CIAiBiCi-1SiCiCO

CIAiBiCi-1SiCiCO

CI10X=1010Y=0111111100001101110001X+Y=10001二、组合逻辑电路的设计根据逻辑功能要求逻辑电路设计(1)由逻辑要求，列出逻辑状态表(2)由逻辑状态表写出逻辑表达式(3)简化和变换逻辑表达式(4)画出逻辑图设计步骤如下：例1:

有三台电机A、B、C，操作要求：A不起动，则B不能起动；B不起动，则C不能起动。试设计逻辑电路，在不满足要求时报警。

设：A、B、C分别表示三台电机的状态：起动为“1”，不起动为“0”；

报警器保警为“1”，不报警为“0”。(1)根据逻辑要求规定逻辑状态：

首先假设逻辑变量、逻辑函数取“0”、“1”的含义。A不起动，则B不能起动；B不起动，则C不能起动。起动“1”不起动“0”报警“1”不报警“0”(2)根据逻辑要求列状态表ABCF00001111001100110101010101110100(3)由状态表写出逻辑式(4)化简逻辑式可得：(5)由逻辑表达式画逻辑电路：11&

&

1ABCF(6)按要求的门电路实现：&

ABCF&

&

&

&

(7)由逻辑表达式画逻辑电路：例2:

某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。试画出控制G1和G2运行的逻辑图。

设：A、B、C分别表示三个车间的开工状态：

开工为“1”，不开工为“0”；

G1和

G2运行为“1”，不运行为“0”。(1)根据逻辑要求设定状态：

首先假设逻辑变量、逻辑函数取“0”、“1”的含义。

逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。开工“1”不开工“0”运行“1”不运行“0”(2)根据逻辑要求列状态表0111001010001101101001010011100110111000ABC

G1G2(3)由状态表写出逻辑式(4)化简逻辑式可得：10100101001110011011100001110010ABC

G1

G210001101(5)用“与非”门构成逻辑电路(5)画出逻辑图ABCABC&&&&&&&&&G1G2

在数字电路中，常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。第七节常用组合逻辑电路一、编码器

把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。1.二进制编码器将输入信号编成二进制代码的电路。2n个n位编码器高低电平信号二进制代码

n

位二进制代码有2n

种组合，可以表示2n

个信息。

要表示N个信息所需的二进制代码应满足

2n

N(1)分析要求：

输入有8个信号，即N=8，根据2n

N的关系，即n=3，即输出为三位二进制代码。例：设计一个编码器，满足以下要求：(1)将I0、I1、…I78个信号编成二进制代码。(2)编码器每次只能对一个信号进行编码，不允许两个或两个以上的信号同时有效。(3)

设输入信号高电平有效。001011101000010100110111I0I1I2I3I4I5I6I7(2)列编码表：输入输出Y2

Y1

Y0(3)写出逻辑式并转换成“与非”式Y2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7(4)画出逻辑图10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0将十进制数0~9编成二进制代码的电路二、二–

十进制编码器表示十进制数4位10个编码器高低电平信号二进制代码

列编码表：四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示0~9十个数码，最常用的是8421码。000输出输入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD码编码表

写出逻辑式并化成“或非”门和“与非”门Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7画出逻辑图10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0

法二：十键8421码编码器的逻辑图+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K

×10S001S12S23S34S45S56S67S78S89S9

当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。

即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。3.优先编码器CT74LS4147编码器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111输入(低电平有效)输出(8421反码)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110例:CT74LS147集成优先编码器(10线-4线)T4147引脚图低电平有效16151413121110912345678CT74LS4147二、译码器

译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。1.二进制译码器8个3位译码器二进制代码高低电平信号状态表

例：三位二进制译码器（输出高电平有效）输入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001输出写出逻辑表达式Y0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC逻辑图CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC例：二-十进制译码器（输出高电平有效）输入输出ABCDY0Y1Y2Y3Y4Y5Y6Y7Y8Y900000000110000111100001100110001010101010000010000010000000000100000000001000000000010000010000000000000001000000000010000000000100000000001写出逻辑表达式CT74LS139型译码器(a)外引线排列图；(b)逻辑图(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC109161514131211CT74LS139(b)11111&Y0&Y1&Y2&Y3SA0A1双2/4线译码器A0、A1是输入端Y0~Y3是输出端

S

是使能端

输入

输出SA0A1Y0110000011001101110139功能表

Y1Y2Y3111011101110111CT74LS139型译码器双2/4线译码器A0、A1是输入端Y0~Y3是输出端

S

是使能端S=0时译码器工作输出低电平有效2.二-十进制显示译码器

在数字电路中，常常需要把运算结果用十进制数显示出来，这就要用显示译码器。二十进制代码译码器驱动器显示器gfedcba(1)半导体数码管

由七段发光二极管构成例：共阴极接法a

b

c

d

e

f

g

01100001101101低电平时发光高电平时发光共阳极接法abcgdef+dgfecbagfedcba共阴极接法abcdefg(2)七段显示译码器Q3Q2Q1Q0agfedcb译码器二十进制代码(共阴极)100101111117个4位七段显示译码器状态表gfedcbaQ3Q2Q1Q0a

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119输入输出显示数码BS204A0A1A2A3CT74LS247+5V来自计数器七段译码器和数码管的连接图510Ω×7abcdefgRBIBILTA11A22LT3BI4RBI5A36A07GND8911101213141516+UCCCT74LS247CT74LS247型译码器的外引线排列图abcdefg第六章触发器和时序逻辑电路第一节双稳态触发器第三节计数器第二节寄存器

电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。时序逻辑电路的特点：

下面介绍双稳态触发器，它是构成时序电路的基本逻辑单元。第一节双稳态触发器特点：1、有两个稳定状态“0”态和“1”态；2、能根据输入信号将触发器置成“0”或“1”态；3、输入信号消失后，被置成的“0”或“1”态能保存下来，即具有记忆功能。双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。一、RS

触发器两互补输出端1.基本RS触发器两输入端&QQ.G1&.G2SDRD

正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示触发器的状态，即Q=1，Q=0时，称为“1”态；反之为“0”态。反馈线

触发器输出与输入的逻辑关系1001设触发器原态为“1”态。翻转为“0”态(1)SD=1，RD=01010QQ.G1&.&G2SDRD设原态为“0”态1001110触发器保持“0”态不变复位0

结论:不论触发器原来为何种状态，当SD=1，

RD=0时，

将使触发器置“0”或称为复位。QQ.G1&.&G2SDRD01设原态为“0”态011100翻转为“1”态(2)SD=0，RD=1QQ.G1&.&G2SDRD设原态为“1”态0110001触发器保持“1”态不变置位1

结论:不论触发器原来为何种状态，当SD=0，

RD=1时，

将使触发器置“1”或称为置位。QQ.G1&.&G2SDRD11设原态为“0”态010011保持为“0”态(3)SD=1，RD=1QQ.G1&.&G2SDRD设原态为“1”态1110001触发器保持“1”态不变1

当SD=1，

RD=1时，触发器保持原来的状态，

即触发器具有保持、记忆功能。QQ.G1&.&G2SDRD110011111110若G1先翻转，则触发器为“0”态“1”态(4)SD=0，RD=0

当信号SD=RD

=0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。QQ.G1&.&G2SDRD10若先翻转基本RS

触发器特性表逻辑符号RD(ResetDirect)-直接置“0”端(复位端)SD(SetDirect)-直接置“1”端(置位端)QQSDRDSDRDQ100置0011置111不变保持00同时变1后不确定功能低电平有效2.同步RS

触发器基本RS触发器导引电路&G4SR&G3C.&G1&G2.SDRDQQ时钟脉冲当C=0时011

R，S

输入状态不起作用。

触发器状态不变11.&G1&G2.SDRDQQ&G4SR&G3C

SD，RD用于预置触发器的初始状态，

工作过程中应处于高电平，对电路工作状态无影响。被封锁被封锁当C=1时1打开触发器状态由R，S

输入状态决定。11打开触发器的翻转时刻受C控制（C高电平时翻转），而触发器的状态由R，S的状态决定。.&G1&G2.SDRDQQ&G4SR&G3C当C=1时1打开(1)S=0,R=00011触发器保持原态触发器状态由R，S

输入状态决定。11打开.&G1&G2.SDRDQQ&G4SR&G3C1101010(2)S=0,R=1触发器置“0”(3)S=1,R=0触发器置“1”11.&G1&G2.SDRDQQ&G4SR&G3C1110011110若先翻若先翻Q=1Q=011(4)S=1,R=1当时钟由1变0后触发器状态不定11.&G1&G2.SDRDQQ&G4SR&G3C同步RS特性表00SR01010111不定Qn+1QnQn—时钟到来前触发器的状态Qn+1—时钟到来后触发器的状态逻辑符号QQSR

CSDRDC高电平时触发器状态由R、S确定跳转例：画出同步RS

触发器的输出波形RSC不定不定同步RS特性表C高电平时触发器状态由R、S确定QQ0100SR01010111不定Qn+1Qn存在问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。C克服办法：采用JK

触发器或D

触发器00SR01010

111

不定Qn+1QnQ=SQ=R二、JK触发器1.电路结构从触发器主触发器反馈线C

C

CF主JKRS

CF从QQQSDRD1互补时钟控制主、从触发器不能同时翻转2.工作原理01F主打开F主状态由J、K决定，接收信号并暂存。F从封锁F从状态保持不变。01CRS

CF从QQQSDRD1

CF主JKC

C0110状态保持不变。从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。F从打开F主封锁0RS

CF从QQQSDRD1

CF主JKC

C01C01010010C高电平时触发器接收信号并暂存（即F主状态由J、K决定，F从状态保持不变）。要求C高电平期间J、K的状态保持不变。C下降沿()触发器翻转（F从状态与F主状态一致）。C低电平时,F主封锁J、K不起作用CRS

CF从QQQSDRD1

CF主JKC

01RS

CF从QQQSDRD1

CF主JKC

C010分析JK触发器的逻辑功能(1)J=1,K=1

设触发器原态为“0”态翻转为“1”态110110101001状态不变主从状态一致状态不变01RS

CF从QQQSDRD1

CF主JKC

C010(1)J=1,K=110设触发器原态为“1”态为“？”状态J=1,K=1时，每来一个时钟脉冲，状态翻转一次，即具有计数功能。(1)J=1,K=1跳转01RS

CF从QQQSDRD1

CF主JKC

C010(2)J=0，K=1

设触发器原态为“1”态翻转为“0”态01100101011001设触发器原态为“0”态为“？”态01RS

CF从QQQSDRD1

CF主JKC

C010(3)J=1，K=0

设触发器原态为“0”态翻转为“1”态10011010100101设触发器原态为“1”态为“？”态RS

CF从QQQSDRD1

CF主JKC

C010(4)J=0，K=0

设触发器原态为“0”态保持原态00010001保持原态保持原态RS

CF从QQQSDRD1

CF主JKC

C01001结论：C高电平时F主状态由J、K决定，F从状态不变。C下降沿()触发器翻转（F从状态与F主状态一致）。3.JK触发器的逻辑功能Qn10011100Qn00010101Qn+1QnS'R'01C高电平时F主状态由J、K决定，F从状态不变。C下降沿()触发器翻转（F从状态与F主状态一致）。J

K

Qn

Qn+100011011JK触发器特性表01010101J

K

Qn+100Qn

01010111QnJK触发器特性表(保持功能)

(置“0”功能)

(置“1”功能)(计数功能)C下降沿触发翻转SD

、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD

、RD应接高电平。逻辑符号

CQJKSDRDQ例：JK

触发器工作波形CJKQ下降沿触发翻转D触发器特性表D

Qn+1

0101上升沿触发翻转逻辑符号DCQQRDSDC上升沿前接收信号，上降沿时触发器翻转，（其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1=Dn；上升沿后输入D不再起作用，触发器状态保持。即(不会空翻)结论：三、D

触发器例：D

触发器工作波形图CDQ上升沿触发翻转五、触发器逻辑功能的转换1.将JK触发器转换为D

触发器

当J=D，K=D时，两触发器状态相同D触发器特性表D

Qn+1

0101J

K

Qn+100Qn

01010111QnJK触发器特性表D1

CQJKSDRDQ仍为下降沿触发翻转2.将JK触发器转换为T

触发器T

CQJKSDRDQT触发器特性表T

Qn+1

01QnQn(保持功能)(计数功能)J

K

Qn+100Qn

01010111QnJK触发器特性表当J=K时，两触发器状态相同3.将D

触发器转换为T´触发器触发器仅具有计数功能

即要求来一个C，触发器就翻转一次。CQD=QD触发器状态表D

Qn+1

0101

CQQD第二节寄存器

寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放n

位二进制时，要n个触发器。按功能分数据寄存器移位寄存器一、数据寄存器仅有寄存数码的功能。清零寄存指令通常由D触发器或R-S触发器组成并行输入方式RD..QDF0d0Q0.Q.DF1d1Q1.d2Q.DF2Q2QDF3d3Q300001101寄存数码1101触发器状态不变动画RDSDd3RDSDd2RDSDd1RDSDd010清零1100寄存指令&Q0&Q1&Q2&Q3取数指令1100并行输出方式&&&&QQQQ00000011状态保持不变10101111二、移位寄存器不仅能寄存数码，还有移位的功能。

所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器寄存数码1.单向移位寄存器清零D1移位脉冲23410111QQ3Q1Q2RD0000000100101011010110111011QJKF0Q0QJKF2QJKF1QJKF3数据依次向左移动，称左移寄存器，输入方式为串行输入。QQQ从高位向低位依次输入动画1110010110011000输出再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。串行输出方式清零D10111QQ3Q1Q2RD10111011QJKF0Q0QJKF2QJKF1QJKF3QQQ5移位脉冲786动画左移寄存器波形图12345678C1111011DQ0Q3Q2Q11110待存数据1011存入寄存器0111从Q3取出四位左移移位寄存器状态表0001123移位脉冲Q2Q1Q0移位过程Q3寄存数码D001110000清零110左移一位001011左移二位01011左移三位10114左移四位101并行输出再继续输入四个移位脉冲,从 Q3端串行输出1011数码动画右移移位寄存器1清零0寄存指令并行输入串行输出DQ2SDRDd2&F2Q1SDRDd1&F1Q0SDRDd0&F0DDQ3SDRDd3&F3D串行输入移位脉冲DC2.并行、串行输入/串行输出寄存器寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行输出串行输入/串行输出F3F2F1F0d0d1d2d3Q0Q1Q2Q3F3F2F1F0dQ0Q1Q2Q3F3F2F1F0d0d1d2d3Q3Q3F3F2F1F0d3.双向移位寄存器：既能左移也能右移。DQ2DQ1DQ0>1&11>1&>1&.RDCS左移输入

待输数据由低位至高位依次输入待输数据由高位至低位依次输入101右移输入移位控制端000000&&&&&&010动画右移串行输入左移串行输入UCCQ0Q1Q2Q3S1S0

C16151413121110913456782D0D1D2D3DSRDSL

RDGNDCT74LS194并行输入0111100011011直接清零(异步)保持右移(从Q0向右移动)左移(从Q3向左移动)并行输入

RD

CS1

S0功能

CT74LS194功能表UCCQ0Q1Q2Q3S1S0

C161514131211109CT74LS19413456782D0D1D2D3DSRDSL

RDGND第三节

计数器

计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)一、

二进制计数器

按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1.异步二进制加法计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。

二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(C)二进制加法计数器状态表

从状态表可看出：最低位触发器来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号,

这个进位信号应使相邻的高位触发器翻转。1010

当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲三位异步二进制加法计数器在电路图中J、Ｋ悬空表示J、K=1下降沿触发翻转每来一个C翻转一次

当相邻低位触发器由1变0时翻转异步二进制加法器工作波形2分频4分频8分频

每个触发器翻转的时间有先后，与计数脉冲不同步C12345678Q0Q1Q2用D触发器构成三位二进制异步加法器？？2、若构成减法计数器C又如何连接？思考1、各触发器C应如何连接？各D触发器已接成T´触发器，即具有计数功能C清零RDQDQQ0F0QDQQ1F0QDQQ2F32.同步二进制加法计数器异步二进制加法计数器线路联