(1.4.4)-3.7VHDL描述风格EDA技术

第3章EDA技术设计与应用精讲3.7VHDL描述风格内容提要行为描述；数据流(寄存器传输)描述；结构描述。一、行为描述1．如果VHDL的结构体只描述了所希望电路的功能/行为，而没有直接指明或涉及实现这些行为的硬件结构，则称为行为描述。2．行为描述只表示输入与输出间转换的行为，它不包含任何结构信息。3．行为描述主要使用函数、过程和进程语句，以算法形式描述数据的变换和传送。4．对于产品开发或科研，对VHDL综合器应作适当的选择。5．应用举例【例题1】带异步复位功能的8位二进制加法计数器的行为描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYASYCNT8BISPORT(RESET,CLOCK:INSTD_LOGIC;Q8:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYASYCNT8B;ARCHITECTUREARTOFASYCNT8BISSIGNALS1:UNSIGNED(7DOWNTO0);BEGINPROCESS(CLOCK,RESET,S1)ISBEGINIFRESET='1'THENS1<=X"00";ELSIF(CLOCK='1'ANDCLOCK'EVENT)THENS1<=S1+1;ENDIF;ENDPROCESS;Q8<=STD_LOGIC_VECTOR(S1);ENDARCHITECTUREART;带异步复位功能的8位二进制加法计数器行为描述语句--对加法器计数时钟信号的触发要求作了明确而详细的描述，对时钟信号特定的行为方式所能产生的信息后果作了准确的定位。图1例题1程序的硬件实现电路图例题1的程序，不存在任何与硬件选择相关的语句，也不存在任何有关硬件内部连线方面的语句。整个程序中，从表面上看不出是否引入寄存器方面的信息，或是使用组合逻辑还是时序逻辑方面的信息，只是对所设计的电路系统的行为功能作了描述，不涉及任何具体器件方面的内容。这就是所谓的行为描述风格。二、数据流描述1．数据流描述（RTL描述）：以规定设计中的各种寄存器形式为特征，然后在寄存器之间插入组合逻辑，也就是以类似于寄存器传输级的方式描述数据的传输和变换，可看成是，随着数据的不断输入，数据不断地从特定设计中流出。2．数据流描述主要使用并行的信号赋值语句，既显式表示了该设计单元的行为，又隐含了该设计单元的结构。3．应用举例【例题2】一位全加器的数据流描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADDER1BISPORT(AIN,BIN,CIN:INSTD_LOGIC;SUM,COUT:OUTSTD_LOGIC);ENDENTITYADDER1B;ARCHITECTUREARTOFADDER1BISBEGINSUM<=AINXORBINXORCIN;COUT<=(AINANDBIN)OR(AINANDCIN)OR(BINANDCIN);ENDARCHITECTUREART;图2例题2程序的RTL图该描述不涉及时钟，是组合逻辑。总的运行的状态，可看成是随着数据的流入（输入的变化），输出数据也不断地变化。三、结构描述1．所谓结构描述，是指描述该设计单元的硬件结构，即该硬件是如何构成的。2．它主要使用元件例化语句及配置语句来描述元件的类型及元件的互连关系。3．结构描述建模步骤：(1)元件说明：描述局部接口；(2)元件例化：相对于其他元件放置元件；(3)元件配置：指定多结构元件所用的结构体。【例题3】1位全加器的结构体描述。本例首先分别使用数据流方式描述了或门模块MYOR2.VHD和半加器模块H_ADDER.VHD，再使用结构描述方式描述了一个1位全加器。图31位全加器逻辑原理图--F_ADDER.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYF_ADDERISPORT(AIN,BIN,CIN:INSTD_LOGIC;SUM,COUT:OUTSTD_LOGIC);ENDENTITYF_ADDER;ARCHITECTUREART3OFH_ADDERISCOMPONENTH_ADDERISPORT(A,B:INSTD_LOGIC;SO,CO:OUTSTD_LOGIC);ENDCOMPONENTH_ADDER;COMPONENTMYOR2ISPORT(A,B:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDCOMPONENTMYOR2;SIGNALS1,S2,S3:STD_LOGIC;BEGINU1:H_ADDERPORTMAP(A=>AIN,B=>BIN,CO=>S1,SO=>S2);U2:H_ADDERPORTMAP(A=>S2,B=>CIN,SO=>SUM,CO=>S3);U3:MYOR2PORTMAP(A=>S1,B=>S3,C=>COUT);ENDARCHITECTUREART3;端口映射方式是名字关联方式图31位全加器逻辑原理图总结：VHDL程序有行为描述，数据流描述和结构描述三种描述风格，每种风格都有自己的优势；其中行为描述的抽象程度最高，最能体现VHDL描述高层次结构和系统的能力，它是