CPLD电子表设计实验报告

电子表设计实验报告精仪94王誉超2009010592电路原理利用两个74LS90连接成为一个60进制的计数器，用1Hz的脉冲作为时钟源，实现电子表“秒”的功能。“秒”的部分每隔60秒产生一个进位信号，作为另一个60进制计数器的输入信号，实现“分”的功能。“分”的部分每隔60个进位信号即60分钟又产生一个进位信号，作为由两个74LS90组成的24进制计数器的输入信号，实现“时”的功能。用数码管可显示出三个计数器当前的数值，实现时间的输出显示。利用74LS153可以实现选择进位信号或是校时脉冲作为下一级的输入信号，实现“校时—正常”模式之间的切换。为了保证校时信号的准确稳定，加入了去抖模块。电路实现60进制计数器首先将二-五计数器74LS90连接成为十进制计数器，即将二进制的输出QA连接到五进制的输入CLKB。然后将一个十进制计数器的输出端连接到另一个十进制计数器的输入端组成一百进制计数器，前者进行个位的计数，后者进行十位的计数。由于要实现在计数到60时立即归零，所以将十位计数到6作为清零信号，即QB、QC同时输出“1”时清零，使用与门实现。清零信号同时作为进位信号。图SEQ图\*ARABIC160进制计数器24进制计数器首先将二-五计数器74LS90连接成为十进制计数器，即将二进制的输出QA连接到五进制的输入CLKB。然后将一个十进制计数器的输出端连接到另一个十进制计数器的输入端组成一百进制的计数器，前者进行个位的计数，后者进行十位的计数。由于要实现在计数到24时立即归零，所以将十位计数到2且个位计数到4作为清零信号，即十位的QB和个位的QC同时输出“1”时清零，同样使用与门实现。清零信号同时可作为进位信号。图SEQ图\*ARABIC224进制计数器模式选择使用数据选择器74LS153，将B端置“0”，进位信号接到C0端，校时信号接到C1端，当75LS153的A端输入为“0”时，Y端输出为C0，即进位信号，属于正常模式，此时校时信号对下一级无影响；当A端输入为“1”时，Y端输出为C1，即校时信号，属于校时模式，此时进位信号对下一级无影响。校时模式下，每一个校时脉冲都使相应的分或者时的计数加1。“分”计数““分”计数“秒”计数“时“时”计数图SEQ图\*ARABIC3完整的电子表电路三、去抖模块的工作原理 下面是去抖模块的部分代码。ARCHITECTUREBEHAVIOROFANTI_SHAKEISBEGIN P1:PROCESS(CLK,RESET,INPUT) VARIABLEcnt:integerrange0to2047:=1000; BEGIN if(RESET='0')then cnt:=1000; OUTPUT<='1'; elsif(rising_edge(CLK))thenif(INPUT='0')thencnt:=cnt-1;elsif(INPUT='1')thencnt:=cnt+1;endif;if(cnt>1500)thenOUTPUT<='1';cnt:=1500;elsif(cnt<500)thenOUTPUT<='0';cnt:=500;endif; endif; ENDPROCESSP1;ENDBEHAVIOR; 当按动按钮时，按钮的机械动作常伴有抖动的现象，使得在按动的过程（指开始按动到停止不动）中输出并不是理想的，而是由很多个小脉冲组成的，所以若输出为单脉冲的情况可能实际上在脉冲开始和结束的时候是输出了很多个脉冲。去抖模块定义了整数“cnt”，使用“cnt”控制输出为高电平或是低电平。接入47KHz的脉冲作为时钟信号，每隔1/47ms进行一次判定（在时钟信号的上升沿）：若输入为“0”，则cnt减1；若输入为“1”，则cnt加1。当cnt>1500时，输出“1”，同时cnt保持为1500；当cnt<500时，输出“0”，同时cnt保持为500。所以要实现输出信号的改变则必须在较长的时间内（大于1000个周期）进行判定时输入保持不变，这样就不会因为几次或者十几个脉冲的出现而使输出信号发生