实验七 触发器的仿真

实验七触发器的仿真实验目的用逻辑图和VHDL语言设计D锁存器，并进行仿真与分析；参看Maxplus中器件7474（边沿D触发器）的逻辑功能，用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。参看Maxplus中器件7476（边沿JK触发器）的逻辑功能，用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。1D锁存器（DLatch）实验设计思想使能端EN输入为1时，输出使能端EN输入为1时，输出Q与输入D值相同；使能端EN输入为0时，输出Q保持不变。实验原理图数据输入端D1idiiY''EN[■vcc使能端实验VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYex71ISPORT(C,D:INSTD_LOGIC;Q,QN:BUFFERSTD_LOGIC);ENDex71;architecturebhvOFex71ISBEGINPROCESS(C,D,Q)BEGINIF(C='1')THENQ<=D;ELSEQ<=Q;ENDIF;QN<=NOTQ;ENDPROCESS;ENDbhv;实验波形仿真

End:CA英QBBBBSiaiilationTaveforasSinnil：±tionmode:Timing保MasterTimeBar:7.45nsEnd:CA英QBBBBSiaiilationTaveforasSinnil：±tionmode:Timing保MasterTimeBar:7.45nsPointer:Interval:Start:3ps40.0ns80.0he120.0ile1G0.0ns200.0ile240.0ns280.0ns320.0ns360.0ns400.0ns440.0nsiiiiiiiiiii7.4EK45rLSJ69.87ns62.42ns2•边沿式D触发器(Positive-Edge-TriggeredDFlip-FlopswithPreset,ClearandComplementaryOutputs)实验设计思想INPUTSOUTPUTSPRCLRCLKDQQN01XX1010XX0100XX1（失效）1（失效）11T11011T001110X保持Q保持QN实验原理图复位端，低有效PRNIMPUT••:7OUTPUT数据输入端IhffOT■■:时钟端CKLIMP[IT…：复位端，低有效PRNIMPUT••:7OUTPUT数据输入端IhffOT■■:时钟端CKLIMP[IT…：0输出端>QN清零端,低有^...CLRNIMPUT••:实验VHDL源程序libraryieee;useieee.std_logic_1164.all;entityex72isport(D,CLK,PR_L,CLR_L:INstd_logic;Q,QN:outstd_logic);endex72;architecturevhbofex72issignalPR,CLR:STD_LOGIC;BEGINprocess(CLR_L,CLR,PR_L,PR,CLK)beginPR<=notPR_L;CLR<=notCLR_L;if(CLRANDPR)='1'thenQ<='1';QN<='1';elsifCLR='1'thenQ<='0';QN<='1';elsifPR='1'thenQ<='1';QN<='0';elsif(CLK'eventandCLK='1')thenQ<=D;QN<=notD;endif;endprocess;endvhb;实验波形仿真

End:V^ilueEBEL_OA英BPointer:Simulationmode：Timing|恰MasterTimeBar:7.45nsInterval:Start:Dps40.0ns80.0ns120.0ns160.0ns200.0ns240.0ns280.0ns320.0ns360.0ns400.0ns440.0ns480.0nsEnd:V^ilueEBEL_OA英BPointer:Simulationmode：Timing|恰MasterTimeBar:7.45nsInterval:Start:Dps40.0ns80.0ns120.0ns160.0ns200.0ns240.0ns280.0ns320.0ns360.0ns400.0ns440.0ns480.0nsiiiiiiiiiiii7.45rLSA^^^nnnnnmnnmmmmmnmmmmnnnnnmmnnnnnnj7.4EB1.15ns