igb器件栅极短路漏电原因分析

igb器件栅极短路漏电原因分析

0双极pnp晶体导通压降低绝缘体双极体群落（igdt）是一种新型的电磁器。根据设备结构，igdt可以对应于n通道的vdmos和pvm两个极的功率输出，形成一个复杂的功率输出，并将输出阻力vmmo、双向pvm晶的输出阻止功能融为一体。具有导致性强、开关损失低、安全操作面积大、应用可靠性强、电流处理能力强等特点。广泛应用于大型能源电子行业，如电源、电源、交流电机、，输出旁道等。它可以提高供电效率，节省大量能源消耗。它是国家鼓励发展的功率装置。传统的电力电子器件通常是双极型的,其高压大电流是通过纵向结构来实现,对工艺的精细加工要求不高,而新型的电力电子器件LDMOS,VDMOS和IGBT是通过栅极控制大电流,大电流是成千上万个小的MOS管并联而成,任意一个小的MOS单元的失效都会导致整个器件的失效,对制造过程中的工艺管控要求明显提高。栅极漏电是MOS单元参数失效的主要因素,而且器件的功率越大,并联的MOS单元越多,出现栅极漏电的概率就越大,所以在IGBT芯片制造过程中,栅极漏电的控制是IGBT芯片制造的关键技术。1关于igbt的工作原理IGBT为一个n沟道增强型绝缘栅双极晶体管结构,其器件结构如图1所示,IGBT正面与n沟道增强型的VDMOS结构相似,VDMOS结构中n+区和p+型区短接形成的源区等效于IGBT的发射极;VDMOS的栅极等效于IGBT的栅极;IGBT结构中的p型体区、n-漂移区和n+缓冲区、背面的p+注入区形成pnp三极管,pnp三极管的发射极等效于IGBT的集电极。IGBT背面是pnp三极管的发射极,它向pnp晶体管的n-基区注入空穴,进行电导调制,以降低器件的通态电压,故将p+区称为IGBT的注入区,它是IGBT特有的功能区。BUS区域是将多条多晶硅栅并联汇总到栅极的区域,BUS区又分为中心区和主结区。IGBT的工作原理是当栅极偏压大于开启电压时,在多晶硅栅下面形成沟道,使n-MOS管导通,导通电流给pnp晶体管提供基极电流,使pnp晶体管导通,电流从背面集电极流过各元胞的沟道,然后汇集到正面的发射极,形成了发射极-集电极的电流通道,使IGBT导通。反之在栅极电压达不到开启电压的情况下,多晶硅栅下面的沟道消除,切断pnp晶体管的基极电流,VDMOS和pnp晶体管进入截止状态,使IGBT关断。2栅极短路模式从IGBT芯片的结构设计中可以看出,发生栅极漏电的位置可能在元胞区或BUS区域,栅极的漏电问题可以分为两大类:一类是漏电情况比较严重,基本达到测试设备的保护上限,可以称作栅极短路模式;另一类是微漏,漏电情况和测试要求在同一数量级,只是比规格值大一些,可以称作栅极轻微漏电模式。2.1器件无输出特性曲线多晶硅栅极与发射极之间短路,Iges漏电很大,Vge无法形成沟道,此时器件无输出特性曲线。电极间钝化膜异常和表面电极之间漏电是主要原因。2.1.1psg膜的密封优化电极之间钝化膜异常问题主要有:磷硅玻璃(PSG)钝化膜生长过程中形成针孔,在后续光刻中由于光刻版脏、胶面针孔、边胶清洗液飞溅等问题容易在引线孔以外的区域形成针孔。另外PSG膜,在多晶硅栅的边缘覆盖较少或引线孔湿法刻蚀过多等问题,容易破坏电极间钝化膜,形成(G-E)漏电通道。为了解决PSG钝化层异常导致的漏电问题,PSG膜分2～3次淀积完成或在生长PSG膜之前,先淀积一层不掺杂的氧化硅,减少PSG本身针孔的影响;在孔光刻版的两面同时添加保护膜,光刻胶采用厚胶工艺,减小光刻工艺所致针孔的影响;监控PSG膜的磷含量,确保回流后的台阶覆盖和电极孔湿法刻蚀的速度满足工艺要求。通过以上措施能够有效减少电极间钝化膜的异常,减少GE间短路漏电。2.1.2igbt芯片级对制表面电阻残铝和划伤是造成表面栅极漏电的主要因素,必须从工艺设计、过程管控、结果检查等多方面共同努力,才能有效抑制表面漏电问题的出现。由于IGBT芯片功率比较大,正面电极的金属层比较厚,形成电极的光刻和刻蚀工艺设计要有足够的余量,减少批量生产中出现残铝的几率;在IGBT芯片背面薄片加工过程中,正面电极极易造成划伤,必须采购专用薄片加工的工夹具,对操作员工进行专业的培训,才能有效控制划伤,减少表面电极短路所致的漏电。2.2栅极电阻问题以栅极轻微漏电模式出现的问题原因很复杂,这种漏电一般只发生在极少数元胞区,Iges仅比测试规范大一些,管芯能够开启,输出功能正常,所以漏电发生的点很难找到。可以使用晶体管图示仪放开漏电测试的功率限制,在热成像系统下测试Iges,可以清楚发现漏电位置,如图2所示。通常造成部分元胞漏电的可能性有如下几个方面,需要在制造过程中注意。1)多晶硅栅下面氧化层质量的好坏直接决定了栅极漏电问题的严重程度。如果制造过程中栅氧化层的损伤如果得不到有效的恢复,就会在栅氧化层中形成缺陷,这些缺陷容易导致栅极漏电,通过SEM剖面图很难发现问题点,更多地通过参数测试推断栅氧化层存在缺陷,所以在产品的流程设计和工艺管控过程中需要加强对栅氧化层的保护。2)多晶硅栅边缘下面的栅氧化层受损,形成如图3圆圈区所示的凹陷,在后续的工艺加工过程中,就容易在该区域堆积各种无法清洁的微小沾污,这些小沾污就容易在多晶硅栅和发射极的n+区域形成漏电通道,一般这种漏电表现为电阻特性,阻值为几百甚至几千欧姆。因此多晶硅栅形成后,后续高温工艺的清洗条件选择要得当,尽量避免使用氢氟酸。3)多晶硅栅形貌的好坏直接影响Iges参数的良率,是做好IGBT的前提条件。因为硅栅的边缘不整齐,在异常区域容易堆积刻蚀的残留物,影响PSG钝化工艺台阶覆盖,栅极之间漏电的几率就大为增加。总之,栅极漏电问题主要由栅氧化质量、多晶硅栅的形貌以及栅极与发射极之间的隔离等问题所致,为了有效控制栅极漏电,在IGBT的芯片制造过程中需要在以下几方面做好控制:1)栅氧化层的质量是MOS工艺的关键,可靠的氧化前处理,氧化炉可动离子的监控,合适的氧化工艺以及氧化到淀积多晶硅的间隔都需要特别关注;2)多晶硅栅的质量直接决定漏电的大小,光刻前多晶硅表面的疏水性处理,多晶硅刻蚀工艺以及刻蚀后台阶的形貌等多方面的关键点要引起重视;3)栅成形后的工艺应尽可能减少对多晶硅栅的影响,特别要加强对硅栅下沿氧化层的保护;4)芯片表面残铝或者表面划伤所致表面漏电问题也要引起重视;5)栅极和发射极之间的隔离是由淀积PSG膜来实现,PSG膜淀积的均匀性和致密性比较差,为了防止出现漏电,提高隔离层的阻挡效果,更多采用多层混合膜,引线孔用厚胶光刻等多种工艺手段,减少针孔所致的漏电;6)生产过程中环境洁净度,设备工艺腔室的颗粒度、以及工艺设备的有效控制也不容忽视。3分析问题的根源造成栅极漏电的原因往往比较复杂,必须经过适当的分析,才能找到问题的根源。下面通过对一种典型栅极漏电(具有二极管特性)问题的调查分析,总结解决问题的工作思路和方法。3.1管芯栅极铝条首先,对失效管芯的测试数据进行统计分析发现:失效管芯的BVces,Ices,Vge(th),Vce(sat)均正常,只有Vge耐压不够,Iges漏电很大,几乎达到了短路的程度,经过测试的管芯栅极铝条出现烧毁点。使用TEK370晶体管图示仪对异常制品进行测试发现,失效管芯随机分布,正常管芯与异常管芯的Vge是突变的,正常管芯Vge的耐压在55～70V之间,异常管芯GE之间呈现二极管特性(G为阴极,E为阳极),反向压降为8或5V,正向压降0.7V左右,异常管芯GE的I-V曲线如图5所示。3.2浮液电极的测试改变测试条件发现漏电导致栅极铝条烧毁仅发生在对饱和压降Vce(sat)的测试过程中,其他条件测试虽然Iges漏电很大,但没有发生烧毁,造成这种失效的原因如下:根据TEK370的测试结果,可以得到图6的等效示意图。从图6可以看到GE电极之间并联了寄生二极管,由于寄生二极管反向击穿电压只有5～8V,当Vge加3V左右时,寄生二极管处于反向截止状态,GE间漏电不大,Vge(th)正常;在进行饱和压降Vce(sat)测试时,Vge加到15V,寄生二极管处于反向击穿区,该区I-V曲线的斜率很高,GE间漏电流非常大,这股电流全部从漏电处流过,导致漏电处的铝条烧毁。一般情况下GE之间的漏电呈现电阻特性,在进行芯片全参数测试时,Iges虽然有漏电,但不会造成栅极铝条烧毁的情况。3.3扫描点分布的al条在显微镜下对异常管芯进行观察发现:异常管芯的栅极Al存在烧毁现象,发射极Al正常。烧毁点分布在硅栅引出Al条上,即发生在芯片的主结和中心BUS区,如图7所示。由于所有的烧毁点发生在多晶硅引出的BUS区域,结合产品版图设计,该区域的多晶硅下面有大面积浓硼p+注入,图8为p+注入的版图,烧毁点发生在图8标注所示位置。3.4薄氧化层损伤的消除漏电发生BUS区域,该区域多晶硅栅与p+区只有栅氧化层隔离,这些区域在生长栅氧化层之前进行过大剂量的p+注入,高能B离子对窗口内的硅造成较大的晶格损伤,注入前虽有薄氧化层作为阻挡层,能大大减轻这个损伤,但在某些异常情况下造成的局部损伤,在后续的栅氧化过程中无法消除。例如注入机的电子枪产生的电子不能及时中和B离子的电荷,大束流高能的B离子极易在硅片表面形成电荷积累,积累的电荷在放电过程中会对硅表面造成损伤,严重的情况下电荷放电使硅烧熔,在显微镜下可以看到熔融的炸点。这些损伤在栅氧过程中如果无法完全恢复,就会在氧化层中形成缺陷,在后续的高温处理过程中,p+区的B杂质会通过缺陷进入n型的多晶硅,产生势垒区,形成反向击穿电压为5～8V的寄生二极管。3.5生产线设备和工艺的影响通过对异常批次的统计分析发现,所有异常制品的p+注入工序集中在同一台设备的固定时段;p+注入后先退火后栅氧化的制品比注入后直接栅氧化的漏电问题要轻微很多;不同栅氧化工艺的漏电严重程度也存在差异。为了减少损伤,避免此类问题的再次发生,对生产线设备和工艺采取如下预防措施:1)加强对大束流注入机的监控,确保电荷中和的电子枪在受控状态下工作,减少电荷积累对硅表面的损伤;2)在产品流程设计中增加p+注入后的高温推结,恢复注入工艺对硅表面的轰击损伤,同时降低硅片表面硼杂质的浓度;3)不同栅氧化工艺对注入工艺造成损伤的恢复能力不同,氧化层缺陷的密度存在差异,选择合适的栅氧化工艺是解决栅极漏电问题的关键,低温湿氧的掺氯