FPGA设计与VHDL实现 课件 ch03 Quartus Prime使用指南

FPGA设计与VHDL实现QuartusPrime使用指南第三章英特尔FPGA中国创新中心系列丛书普通高等教育”十三五”规划教材01QuartusPrime原理图设计QuartusPrime原理图设计半加器原理图设计输入1.输入源设计文件选择菜单File--New,在弹出的New对话框中选择源文件的类型，本例选择BlockDiagram/SchematicFile类型。在原理图中调入与门(and2)、异或门(xor)、输入引脚(input)、输出引脚(output)等元件，并将这些元件连线，最终构成半加器电路。1QuartusPrime原理图设计半加器原理图设计输入2.创建工程每个设计都是一项工程(Project),所以还必须创建工程。这里利用NewProjectWizard建立工程，在此过程中要设定工程名、目标器件、选用的综合器和仿真器等。1QuartusPrime原理图设计1位全加器设计输入1.将半加器创建成一个元件符号选择菜单File-Create/Update-CreateSymbolFilesforCurrentFile。2.全加器原理图输入(1)创建一个新的原理图文件。(2)选择菜单Edit-InsertSymbolC或者双击图中空白处），出现Symbol元器件输入对话框。(3)在原理图中继续调入或门(OR2),输入引脚(INPUT)、输出引脚(OUTPUT)等元件，将这些元件连线，构成1位全加器。2QuartusPrime原理图设计1位全加器的编译完成了工程文件的创建和源文件的输入，即可对设计进行编译。在编译前，必须进行必要的设置。1.编译模式的设置可以设置编译模式。选择菜单Assignments-Settings,在如图3.16所示的Settings窗口中，单击左边的CompilationProcessSettings项，在右边出现的CompilationProcessSettings窗口中，选择使能UseSmartcompilation和Preservefewernodenrunestosave小skspace等选项。3QuartusPrime原理图设计1位全加器的编译2.编译选择菜单Project-SetasTop-LevelEntity,将全加器fulladder.bdf设为顶层实体，对其进行编译。QuartusPrime编译器是由几个处理模块构成的，分别对设计文件进行分析检错、综合、适配等，并产生多种输出文件，如定时分析文件、器件编程文件、各种报告文件等。3QuartusPrime原理图设计1位全加器的仿真1.建立QuartusPrime和Modelsim的链接如果是第次使用ModelSim-Altera,需建立QuartusPrime和Modelsim的链接。在QuartusPrime主界面执行Tools-Options命令，弹出Options对话框，在Options页面的Category栏中选中EDAToolOptions,在右边的ModelSim-Altera栏中指定ModelSim-Altera10.4d的安装路径，本例中为C:\intelFPGA\17.0\modelsim_ase\win32aloem。4QuartusPrime原理图设计1位全加器的仿真3.建立测试脚本(TestBench)建立测试脚本文件(TestBench),TestBench可以自己写，也可以由QuartusPrime自动生成，不过生成的只是模板，核心功能语句还需自己添加。在QuartusPrime主界面中选择菜单Processing--+Start-+StartTestBenchTemplateWriter,会自动生成TestBench模板文件。4QuartusPrime原理图设计1位全加器的仿真4.为TestBench文件添加核心功能语句打开自动生成的TestBench模板文件，在其中添加测试的核心功能语句，存盘退出。4QuartusPrime原理图设计1位全加器的下载1.器件和引脚的锁定2.复用引脚的设置3.未用引脚状态的设置4.选择配置方式和配置器件5.更多编程文件格式的生成6.重新编译7.编程下载8.观察下载效果5QuartusPrime原理图设计配置数据固化与脱机运行如果需要将配置数据固化，可以将配置数据烧写至EPCS芯片中，可达到脱机独立运行的目的，仍以AIGO_C4开发板为目标板说明配置数据固化的步骤。I.将.sof在线配置文件转换为烧写配置芯片的.jic编程文件2.烧写.jic文件602基于IP核的设计基于IP核的设计用LPM_COUNTER设计模24方向可控计数器QuartusPrime软件为设计者提供了丰富的IP核，包括参数化宏功能模块(LibraryParameterizedMegafunction,LPM)、MegaCore等，这些IP核均针对Altera的FPGA器件做了优化，基于IP核完成设计可极大提高电路设计的效率与可靠性。1基于IP核的设计用LPM_COUNTER设计模24方向可控计数器选择菜单Tools-IPCatalog,在QuartusPr皿e界面中会出现1P核目录OPCatalog)窗口，自动将目标器件支持的IP核列出来。CycloneIVE器件支待的IP核目录，包括基本功能类(BasicFunctions)、数字信号处理类(DSP)、接口协议类(InterfaceProtocols)等，每一类又包括若干子类。1基于IP核的设计用LPM_COUNTER设计模24方向可控计数器在QuartusPrime软件中，用IP目录(IpCatalog)和参数编辑器(ParameterEditor)代替QuartusII中的theMegaWizardPlug-InManager,用ParameterEditor可定制IP核的端口(Ports)和参数(Parameters);Qsys则用千系统级的IP集成，连接IP核和各子系统，提高FPGA设计的效率。1基于IP核的设计用LPM_COUNTER设计模24方向可控计数器1.创建工程，定制LPM_COUNTER模块参照上节的内容，利用NewProjectWizard建立工程，本例中设立的工程名为count24。在QuartusPrime主界面的IPCatalog栏中，在BasicFunctions的Arithmetic目录下找到LPM_COUNTER模块，双击该模块，出现SaveIPVariation对话框。1基于IP核的设计用LPM_COUNTER设计模24方向可控计数器2.编译单击Finish按钮完成counter24模块的设置后会自动出现QuartusPrimeIPFiles对话框，单击Yes按钮选择将生成的counter24.qip文件加入到当前工程中。选择菜单Project-SetasTop-LevelEntity,将counter24.qip设为顶层实体（或者将前面生成的counter24.vhd设置为顶层实体亦可），选择菜单Processing-StartCompilation,或者单击P按钮，对工程进行编译。1基于IP核的设计用LPM_COUNTER设计模24方向可控计数器3.仿真参照3.1.4节的内容用ModelSim-Altera对计数器进行仿真，过程不再重复。在QuartusPrime主界面中选择菜单Processing-Start-StartTestBenchTemplateWriter,自动生成TestBench文件，在当前工程所在的C:\VHDL\counter\simulation\modelsim目录下打开自动生成的TestBench文件(counter24.vht),在其中添加激励语句。1基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器1.定制LPM_ROM模块2.原理图输入3.mif文件的生成4.编译5.仿真2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器1.定制LPM_ROM模块在IPCatalog---DeviceFamily-InstalledIP-Library-BasicFunctions的OnChipMemory目录下找到lpm_rom宏模块，双击该模块，出现SaveIPVariation对话框。单击OK按钮，启动MegaWizardPlug-InManager,对lpm_rom模块进行参数设置。2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器界面中设置芯片的系列、数据线和存储单元数目（地址线宽度），本例中数据线宽度设为8bits,存储单元的数目为256。在Whatshouldthememoryblocktypebe?栏中选择以何种方式实现存储器，由于芯片的不同，选择也会不同，一般按照默认选择Auto即可。在最下面的Whatclockingmethodwouldyouliketouse?栏中选择时钟方式，可以使用2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器界面中设置芯片的系列、数据线和存储单元数目（地址线宽度），本例中数据线宽度设为8bits,存储单元的数目为256。在Whatshouldthememoryblocktypebe?栏中选择以何种方式实现存储器，由于芯片的不同，选择也会不同，一般按照默认选择Auto即可。在最下面的Whatclockingmethodwouldyouliketouse?栏中选择时钟方式，可以使用2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器2.原理图输入选择菜单氏le_.New,在弹出的New对话框中，选择源文件的类型为BlockDiagram/SchematicFile,新建一个原理图文件。在原理图中调入刚定制好的my_rom模块，再调入input、output等元件，连线（注意总线型连线的网表命名方法），完成原理图设计，如图3.53所示是基千LPM_ROM实现的4x4无符号数乘法器原理图，将该原理图存盘（本例为C:\VHDL\mult—rom\mult_ip.bdf)。2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器3.mif文件的生成ROM存储器的内容存储在*.mif文件中，生成*.mif文件的步骤如下：在QuartusPrime软件中，选择菜单File-New,在New对话框中选择MemoryFiles下的MemoryInitializationFile,单击OK按钮，在对话框中填写ROM的大小为256,数据位宽取8,单击OK按钮，将出现空的mif数据表格，如图3.56所示，可直接将乘法结果填写到表中，填好后保存文件，取名为mult—rom.mif.2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器4.编译至此已完成源文件输入，参照前面的例子，利用NewProjectWizard建立工程，本例中设立的工程名为design,选择菜单Project-SetasTop-LevelEntity,将mult_ip.bdf设为顶层实体，选择菜单Processing-StartCompilation(或者单击I>按钮），对设计进行编译。可以发现，本例只使用了2056(8x256)bits的存储器构成，没有用到LE单元。2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器5.仿具本例的TestBench激励文件如例3.4所示。2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器2基于IP核的设计用LPM_ROM模块实现4x4无符号数乘法器203SignalTapII的使用方法SignalTapII的使用方法用LPM_COUNTER设计模24方向可控计数器QuartusPrime的嵌入式逻辑分析仪Signa!TapII为设计者提供了种方便高效的硬件测试手段，它可以随设计文件起下载到目标芯片中，捕捉目标芯片内信号节点或总线上的数据，将这些数据暂存于目标芯片的嵌入式RAM中，然后通过器件的JTAG端口将采到的信息和数据送到计算机进行显示，供用户分析。本节以正弦波信号产生器为例，介绍嵌入式逻辑分析仪SignalTapII的使用方法。正弦信号产生器的源程序如例3.5所示。1SignalTapII的使用方法用LPM_COUNTER设计模24方向可控计数器1SignalTapII的使用方法用LPM_COUNTER设计模24方向可控计数器1SignalTapII的使用方法用LPM_COUNTER设计模24方向可控计数器1SignalTapII的使用方法用LPM_COUNTER设计模24方向可控计数器1SignalTapII的使用方法用LPM_COUNTER设计模24方向可控计数器1SignalTapII的使用方法用LPM_COUNTER设计模24方向可控计数器在使用逻辑分析仪之前，需要锁定芯片和些关键的引脚，本例中，需要锁定外部时钟输入(elk)、复位(cir)两个引脚，为逻辑分析仪提供时钟源，否则将得不到逻辑分析的结果。本例的引脚锁定基于DE2-115(也可改为其他目标板，如C4_MB)'先指定芯片为EP4CEll5F29C7,再将elk引脚锁定为PIN—Y2(50MHz时钟频率输入）。1SignalTapII的使用方法用LPM_COUNTER设计模24方向可控计数器完成引脚锁定并通过编译后，就进入嵌入式逻辑分析仪SignalTapII的使用阶段，分为新建SignalTapII文件、调入节点信号、SignalTapII参数设置、文件存盘编译、下载和运行分析等步骤。104QuartusPrime的优化设置与时序分析SignalTapII的使用方法用LPM_COUNTER设计模24方向可控计数器1.编译设置选择菜单Assignments----Settings,在Settings对话框中，选择CompilerSettings,在此页面中，可以指定编译器高层优化的策略(Specifyhigh-leveloptimizationsettingsfortheCompiler)。2.网表查看