专用集成电路设计第一章

专用集成电路设计在通信领域的应用FPGA芯片的一些具体应用，如：用于实现语音合成，纠错编码，基带调制解调，以及系统控制等功能。

调制解调器，由于需要大量的复杂数学运算，并且对调制解调器的大小、重量、功耗特别关注，这就对FPGA的要求就更高，调制解调器的速度随FPGA的速度的提高而不断提高。FPGA在通信领域的应用，大大改善了现代通信系统的性能，也极大地推动了SOC的发展。相关教材及研讨会1课件课程介绍专用集成电路设计专用集成电路技术是在集成电路发展的基础上，结合电路和系统的设计方法，利用计算机辅助技术和设计工具，发展而来的一种把实用电路或电路系统集成化的设计方法。

定义：将某种特定应用电路或电路系统用集成电路的设计方法制造到一片半导体芯片上的技术称为ASIC技术。

特点：体积小，成本低，性能优，可靠性高，保密性强，产品综合性能和竞争力好。2课件课程介绍学时32：理论、实验考核教材：张丕状编著，《基于VHDL的CPLD/FPGA开发与应用》，国防工业出版参考书：【美】Michealjohnsebastiansmith著；虞惠华译，《专用集成电路》，电子工业出版社3课件本课程的主要讲授内容第1章

概述第2章可编程逻辑器件第3章

硬件描述语言VHDL的基本框架介绍第4章VHDL典型语句第5章

常用数字逻辑电路单元与VHDL描述方法第6章可编程器件的开发环境（实验）第7章SOPC设计入门（发展动态了解）第8章数据采集中控制器设计（综合应用与提高）4课件第一章概述1.1EDA技术的发展概况1.2EDA技术的基本内容1.3可编程逻辑器件1.4软件开发工具1.5硬件描述语言概述1.6基于VHDL的CPLD/FPGA的设计流程1.7IP核5课件

1.1EDA技术的发展概况利用EDA技术进行电子系统的设计，特点：用软件的方式设计硬件；用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；设计过程中可以用软件进行各种仿真；系统可现场编程，在线升级；整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。6课件

1.1EDA技术的发展概况

1.计算机辅助设计(CAD)阶段

2.计算机辅助工程设计(CAED)阶段

3.电子系统设计自动化(EDA)阶段

（1）高层综合的理论与方法取得了较大的进展，改变了电路系统传统的设计方式；

（2）采用硬件描述语言轻松描述10万门以上的设计；（3）可测试综合设计，提供了仿真功能，缩短了电路设计时间；

（4）嵌入IP核技术，降低了对设计工程师的专业知识的要求；

（5）提供了并行设计工程框架结构的集成化设计环境；7课件传统硬件设计方法：自下而上

从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计采用通用逻辑元器件：74系列和CMOS4000系列在系统硬件设计的后期进行调试和仿真：只有在部分或全部硬件电路连接完毕，才可以进行电路调试，一旦考虑不周到，系统设计存在较大缺陷，则要重新设计，使设计周期延长。8课件1.2EDA技术的基本内容

从EDA技术的应用范围而言，EDA技术包括电子电路设计的各个领域。从低频电路到高频电路，从线性电路到非线性电路，从模拟电路到数字电路，从分立电路到集成电路的全部设计过程，涉及电子工程师进行产品开发的全过程，以及电子产品的全过程中期望由计算机提供的各种辅助设计工作。

利用EDA技术进行电子系统设计主要有四个方面：PCB（印刷电路板）、全定制或半定制ASIC、FPGA/CPLD开发与应用及混合电路设计。

本书从三个方面的内容了解FPGA/CPLD的开发与应用：

①可编程逻辑器件；（载体）

②软件开发工具；(智能化的自动化设计工具)

③硬件描述语言。（表达手段） 9课件

全定制设计

全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。

特点：精工细作，设计要求高、周期长，设计成本昂贵。 由于单元库和功能模块电路越加成熟，全定制设计的方法渐渐被半定制方法所取代。在现在的IC设计中，整个电路均采用全定制设计的现象越来越少。10课件半定制设计

半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。

基于标准单元的设计方法是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于门阵列的设计方法是在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。

半定制主要适合于开发周期短，低开发成本、投资、风险小的小批量数字电路设计。11课件1.3可编程逻辑器件

可编程逻辑器件PLD是ASIC的一个重要分支，是厂家作为一种通用型器件生产的半定制电路，用户可通过对器件编程实现所需要的逻辑功能。优点：成本低、使用灵活、设计周期短、可靠性高、风险小。

PLD分为简单低密度PLD和复杂高密度PLD。应用最广泛的PLD主要是现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD。CPLD：可编程逻辑宏单元、可编程I/O单元、可编程内部连线FPGA：可编程逻辑块、可编程I/O模块、可编程内部连线SOPC:半导体产业的未来12课件1.4软件开发工具

1. 由Altera公司开发的EDA集成开发工具，现已经历了四代产品。分别为A+Plus、MAX+Plus、MAX+PlusⅡ、QuartusⅡ。2.Lattice公司推出的EDA集成开发工具主要有ispSynario、ispExpert、ispDesignEXPERT和ispLEVER。3. Xinlinx公司推出的EDA集成开发工具主要有Foundation和ISE。

13课件1.5硬件描述语言概述（1）

常用的硬件描述语言主要有VHDL、VerilogHDL、ABEL-HDL和AHDL等。

1.VHDL语言

用于描述数字系统的结构、行为、功能和接口。是在一般的计算机高级语言的基础上，加上一些具有硬件特征的语句。

VHDL程序结构的特点：它将一项工程设计，或称设计实体分成外部（或称可视部分及端口）和内部（或称不可视部分）。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个设计实体。

特点：具有较强的行为描述能力，设计效率高14课件1.5硬件描述语言概述（2）2.VerilogHDL

VerilogHDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快地学习和掌握。支持ＶerilogHDL的EDA工具较多，适合于寄存器传输级（RTL）和门电路级的描述，其综合过程比VHDL简单，但在高级行为描述方面不如VHDL。

在模数混合设计中得到广泛应用，特别是在亚微米和深亚微米专用集成电路及高密度FPGA中，VerilogHDL的发展前景更广阔。15课件1.5硬件描述语言概述（3）3.ABEL-HDL

广泛应用于各种可编程器件的逻辑功能设计，Lattice公司的EDA集成开发工具支持该语言。4.AHDL模块化硬件描述语言，是根据Altera公司的MAX和FLEX系列器件的特点专门设计的。

在众多硬件描述语言中，VHDL和VerilogHDL作为IEEE的工业标准语言，得到了许多EDA公司的支持，在电子工业领域中，已成为通用硬件描述语言，将承担全部的数字系统设计任务。16课件1.6基于EDA软件的CPLD/FPGA设计流程图1-1

基于EDA的CPLD/FPGA设计流程17课件1.6基于EDA软件的CPLD/FPGA设计流程

1.设计输入

设计输入是指利用EDA工具中的文本编辑器或图形编辑器等对系统的逻辑功能进行描述，以文本方式或图形方式表达出来，进行编辑和编译，变成HDL文件格式。常用的设计输入方式有以下四种方式：

(1)原理图输入方式

(2)文本输入方式（VHDL）

(3)波形输入方式

(4)状态图输入方式18课件1.6基于EDA软件的CPLD/FPGA设计流程2.编译

编译包括排错、数据网表文件提取、逻辑综合、装配文件（仿真文件与编程配置文件）生成以及基于目标器件的工程时序分析等。3.仿真：功能仿真和时序仿真4.下载及测试把经过仿真后的编程文件通过编程器将设计文件下载到实际芯片中，最后测试芯片在系统中的实际运行性能。19课件

FPGA典型设计流程

20课件功能定义/器件选型

在FPGA设计项目开始之前，必须有系统功能的定义和模块的划分，另外要根据任务要求，如系统的功能和复杂度，对工作速度和器件本身的资源、成本、以及连线的可布性等方面进行权衡，选择合适的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。21课件设计输入

设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法有硬件描述语言(HDL)和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画出原理图。这种方法虽然直观并易于仿真，但效率很低，且不易维护，不利于模块构造和重用。更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要作一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，其主流语言是VerilogHDL和VHDL。其共同的突出特点：语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。

可以用HDL为主，原理图为辅的混合设计方式，以发挥两者的各自特色。22课件功能仿真

功能仿真也称为前仿真是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量(即将所关心的输入信号组合成序列)，仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。常用的工具有ModelTech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等软件。23课件综合优化

所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。就目前的层次来看，综合优化(Synthesis)是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合器所要求的风格。由于门级结构、RTL级的HDL程序的综合是很成熟的技术，所有的综合器都可以支持到这一级别的综合。常用的综合工具有Synplicity公司的Synplify/SynplifyPro软件以及各个FPGA厂家自己推出的综合开发工具。(XST)24课件综合后仿真

综合后仿真检查综合结果是否和原设计一致。目前的综合工具较为成熟，对于一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意图不符，则需要回溯到综合后仿真来确认问题之所在。在功能仿真中介绍的软件工具一般都支持综合后仿真。25课件实现与布局布线

布局布线可理解为利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能链接的布线通道进行连线，并产生相应文件(如配置文件与相关报告)，实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。布局将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，并且往往需要在速度最优和面积最优之间作出选择。布线根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须选择芯片开发商提供的工具。26课件时序仿真

时序仿真，也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规(即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等)现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消