上海工程技术大学微机原理与接口技术yp第章系统结构课件

第2章

8086系统结构字长:指CPU能同时处理的数据位数，也称数据宽度。主频：即CPU的时钟频率。主频越高CPU的运算速度越快。8086是5~10MHz，80386/486是40~100MHz，PentiumⅣ最高达3.06GMHz(变化的)。根本概念主要内容8086CPU的内部结构8086CPU的管脚和功能8086存储器结构与输入/输出结构8086的最大/最小模式系统8086CPU的内部时序一、8086的内部结构1.关于80862.内部结构3.BIU的组成4.BIU的功能5.EU的组成6.EU的作用7.BIU和EU的动作管理一、8086的内部结构8086是Intel系列的16位微处理器，时钟频率为5MHz〔10MHz和8MHz〕，有16条数据线和20条地址线。由于地址总线的位数决定了CPU可直接寻址的内存单元的范围，因此，内存容量为220个单元，即1MB。1.关于8086

210B=1024B=1KB220B=210x210=1024Bx1024B=1KBx1KB=1MB230B=1GBN地址寻址2NB2.内部编程结构内部结构与真正的物理结构有别，它是从程序员和使用者的角度“看到〞的CPU的内部结构。或者说，我们讨论8086的内部结构是从指令的执行这一全过程来考虑的。8086从功能上分为两局部：总线接口部件BIU执行部件EUAHALBHBLCHCLDHDLSPBPDISICSDSSSESIP内部寄存器123456EU控制电路暂存存放器总线控制电路标志存放器20位AB16位DB16位DB8位地址加法器通用存放器ALU指令队列缓冲器8086总线执行部件〔EU〕总线接口部件〔BIU〕8086CPU的内部结构框图∑指针和变址存放器AXBXCXDX16位DB数据存放器

地址加法器专用存放器组指令队列总线控制电路其主要功能是与外部存储器或I／O端口读取操作。3.BIU的组成3.BIU的组成6字节指令队列缓冲器一般情况下，CPU执行完一条指令就可以立即执行下一条指令，称为流水线技术。20位地址加法器完成从段基地址〔存放在CS、DS、ES、SS〕与16位段内偏移地址〔由指令指定〕产生20位的物理地址。4个段地址存放器〔16bit〕指令指针控制器-IP(16bit)用于存放BIU将要取的下一条指令的段内偏移地址。总线控制电路用于产生系统总线操作时的相关控制信号。4.BIU的功能BIU具体任务为：负责从存储器的指定单元取出指令，送至指令队列缓冲器中排队〔或直接给EU去执行〕；负责配合EU从存储器的指定单元或外设端口中取出指令规定的操作数传送给EU;负责把EU的操作结果传送到指定的存储器或外设端口中。总之，BIU的功能是负责完成CPU与存储器或I/O端口之间的数据传输。★

通用存放器组算术逻辑运算单元(ALU)EU控制器标志存放器FR其主要功能是执行指令。5.EU的组成5.EU的组成4个通用数据存放器〔16或8bit〕累加器：AX〔16bit〕，AL〔8bit〕4个指令和变址存放器〔BP、SP、SI、DI，16bit〕ALU〔16bit运算器〕用于8位或16位算术和逻辑运算，完成大局部指令的执行。EU控制电路从BIU的指令队列中取出指令操作码，通过译码电路分析，发出相应的控制命令，控制ALU数据的流向。标志存放器6个状态标志反映指令运行后的状态；3个控制标志可由编程人员通过专门指令设置。OFDFIFTFSFCFPFZFAF1514131211109876543D2D1D0OverflowFlagSignFlag符号标志ZeroFlagAuxiliaryCarryFlagParityFlagCarryFlagTrapFlag跟踪InterruptFlagDirectionFlag6个状态标志：CF---使最高位产生进/借位时，为1PF---运行结果的低8位中含1的个数为偶数时，为1AF---低4位〔D3〕向高4位〔D4〕位有进/借位时，为1ZF---当前的运算结果为0时，为1SF---与运算结果的最高位相同，表运算结果的正负OF---运算过程中产生溢出时，为1字节运算结果超出范围：-128~+127字运算结果超出范围：-32768~+32767

产生溢出：

当判断出次高位往最高位有进位，而最高位又没有往前进时，产生溢出。当判断出次高位往最高位无进位，而最高位往前却有进时，产生溢出。仅对带符号数有效010101000011100101000101011010101100011111100000CF=0PF=1AF=1ZF=0SF=1OF=1+例〔书例2－2〕：例2－1：

0010001101000101+00110010000110010101010101011110

CF=0PF=0AF=0ZF=0SF=0OF=03个控制标志：DF---串操作过程中地址自动递减，为1IF---允许CPU响应外部可屏蔽中断，为1TF---CPU处于单步工作方式，为1每一控制标志针对某一特定的功能，控制标志一旦设置后，便对后面的操作产生控制作用。★从指令队列中取出指令；对指令进行译码，发出相应的传送数据或运算的控制信号；接收由BIU传送来的数据或把数据传送到BIU；进行算术或逻辑运算。6.EU的作用总之，EU的功能就是负责指令的执行。7.BIU和EU的动作管理每当指令队列中由2个空字节时，BIU自动把指令取到指令队列中；当指令队列已满，且EU对BIU没有总线访问请求时，BIU进入空闲状态；当在EU执行指令的过程中必须访问存储器或输入输出设备时，那么EU会请求BIU进入总线周期，以完成所需的访问内存或输入/输出端口的操作。当执行转移、调用、返回指令时，指令队列中的原有内容会被自动去除，BIU会接着往指令队列中装入另一程序段中的指令。EUBIU指令队列6字节指令队列缓冲器8086CPU与一般CPU区别一般CPU工作方式8086CPU工作方式取指执指取指执指取指执指取指执指取指执指取指执指取指思考：8086CPU的存放器结构？通用存放器段存放器标志存放器FR指令指针存放器IP8086CPU的存放器结构段存放器〔4个,16位〕CS(CodeSegment)---代码段存放器DS(DataSegment)---数据段存放器ES(ExtraSegment)---附加段存放器SS(StackSegment)---堆栈段存放器指令指针存放器(16位)IP(InstructionPointer)20位的地址加法器重点掌握的内容AHALBHBLCHCLDHDLSPBPDISI通用存放器指针和变址存放器AXBXCXDX数据存放器1、通用存放器指令执行部件〔EU〕设有8个通用寄器AXBXCXDXSPBPSIDIBHBLCHCLDHDLAHALAXBXCXDXSIDIBPSP通用存放器AX〔AccumulatorRegister〕累加器一般用来存放参加运算的数据和结果，在乘、除法运算、I/O操作、BCD数运算中有不可替代的作用。BX〔BaseRegister〕基址存放器除可作数据存放器外，还可放内存的逻辑偏移地址，而AX，CX，DX那么不能。CX〔Counter〕将它称作计数存放器，是因为它既可作数据存放器，又可在串指令和移位指令中作计数用。DX〔DataRegister〕DX除可作通用数据存放器外，还在乘、除法运算、带符号数的扩展指令中有特殊用途。SI〔SourceIndex〕源变址存放器多用于存放内存的逻辑偏移地址，隐含的逻辑段地址在DS存放器中，也可放数据。DI〔DestinationIndex〕目标变址存放器多用于存放内存的逻辑偏移地址，隐含的逻辑段地址在DS存放器中也可放数据。BP〔BasePointer〕基址指针用于存放内存的逻辑偏移地址，隐含的逻辑段地址在SS存放器中。SP〔StackPointer〕堆栈指针用于存放栈顶的逻辑偏移地址，隐含的逻辑段地址在SS存放器中。存放器的特殊用途和隐含性质 在指令中没有明显的标出，而这些存放器参加操作，称之为“隐含寻址〞。在某类指令中，某些通用存放器有指定的特殊用法，编程时需遵循这些规定，将某些特殊数据放在特定的存放器中，这样才能正确的执行这些指令。能有效地缩短指令代码的长度。2、段存放器总线接口部件BIU设有4个16位段存放器CS〔CodeSegment〕，代码段存放器中存放程序代码段起始地址的高16位。DS〔DataSegment〕，数据段存放器中存放数据段起始地址的高16位。SS〔StackSegment〕，堆栈段存放器中存放堆栈段起始地址的高16位。ES〔ExtendedSegment〕，扩展段存放器中存放扩展数据段起始地址的高16位。CPU内部14个16位存放器小结二、8086CPU的管脚及功能1.8086CPU工作模式的概念2.学习8086CPU管脚时应注意的问题3.8086CPU管脚功能简要说明最小模式系统中只有8086一个微处理器,系统中所有的总线控制信号都直接由8086产生，因此系统中的总线控制逻辑电路被减到最小。(MN/MX=1)最大模式系统中总是包含两个或多个微处理器，其中一个主处理器就是8086，其它处理器为协处理器〔如，用于数值运算的8087，用于输入/输出大量数据的8089〕(MN/MX=0)。1.8086CPU工作模式的概念管脚名称及其功能---用英文单词/缩写表示，名称根本反映该信号的作用及含义。信号流向---输入、输出、双向。有效电平---管脚起作用时的逻辑电平〔正、负逻辑〕。三态能力---是指管脚除了能正常输出或输入高、低电平外，还能输出高阻状态。当输出高阻状态时，表示芯片实际上已经放弃了对该管脚的控制，使之“悬空〞，所连接的设备可以接管对它的控制。管脚分时复用---称总线为多路总线/复用总线。

2.学习8086CPU管脚时应注意的问题40393837363534333231302928272625242322218086CPUGNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDRESETREADYTESTINTA(QS1)ALE(QS0)DEN(S0)DT/R(S1)M/IO(S2)WR(LOCK)HLDA(RQ/GT1)HOLD(RQ/GT0)RDMN/MXBHE/S7A19/S6A18/S5A17/S4A16/S3VCC(+5V)AD158086的管脚图1234567891011121314151617181920<1>Vcc、GND---电源和地---单一的+5v电源(40管脚Vcc)；地线〔1和20管脚GND〕应接地。3.8086CPU管脚功能简要说明<2>AD15~AD0---地址(T1)/数据复用---双向、三态在CPU响应中断以及系统总线“保持响应〞时，被浮置为高阻状态。<3>A19/S6~A16/S3---地址(T1)/状态(T2、T3、Tw、T4)复用---输出、三态。S6————指示8086当前是否与总线相连。S6=0表示当前与总线相连。S5————说明中断允许标志当前的设置。S5=0表示CPU关闭中断；S5=1表示中断是开放的，允许一切可屏蔽中断的中断请求。S4、S3合起来指出当前正在使用的段存放器，具体规定为：

S4S3含义00当前正使用ES01当前正使用SS10当前正使用CS或未使用任何段寄存器11当前正使用DS<4>BHE(T1)

/S7(T2、T3、Tw、T4)---高八位数据总线允许/状态复用

---输出。

S7——用来输出状态信息，在当前8086芯片设计中未被定义，暂作备用。BHE——为低电平时表示高八位数据线上的数据有效。读写和响应中断时的区分？BHEAD0总线使用情况所用的数据总线0016位数据总线上进行字传送AD15~AD001高8位数据总线上进行字节传送AD15~AD810低8位数据总线上进行字节传送AD7~AD011无效BHE和A0编码的含义BHE和A0合起来表示当前总线的使用：<5>RD(T2、T3、Tw)

---读信号---三态输出，低电平有效。指出要发命令，将要执行一个对内存或端口的读操作。<6>WR---写信号---三态输出，低电平有效。指出要发命令，将要执行一个对内存或端口的写操作。<

7>M/IO---存储器/输入输出控制信号---三态输出。M/IO为1时，表示CPU当前正在访问存储器；M/IO为0时，表示CPU当前正在访问I/O端口。一般地，在前一个总线周期的T4状态它就成为有效电平，然后开始一个新的总线周期，在此周期中一直保持有效电平，直到本周期的T4

状态为止。在DMA方式时，被浮置为高阻状态。<8>READY---准备好信号---输入，高电平有效。假设CPU在T3状态检测到它为低电平，那么在T3状态之后插入等待状态Tw；当READY=1,那么进入T4状态，结束数据传输过程，从而结束该总线周期。<9>INTR---可屏蔽中断请求---输入、电平触发，高电平有效。CPU在执行每条指令的最后一个时钟周期T4对INTR管脚进行采样。假设IF=1、INTR=1,那么CPU就在结束当前指令后，执行相应中断效劳程序<

10>INTA---中断响应信号---输出、低电平有效。表示CPU响应了外设发来的INTR信号。该信号实际上是位于两个连续总线周期中的两个负脉冲。第一个负脉冲用于通知外设的接口，它发出的中断请求已得到允许；外设接口收到第二个负脉冲后，往数据总线上放中断类型码/号。<11>NMI---非屏蔽中断信号---输入、上升沿触发。一旦该信号有效，CPU在现行指令结束后，执行对应于中断类型号为2的非屏蔽中断处理程序，不受IF影响，不能用软件屏蔽。<12>TEST---测试信号---输入，低电平有效。该信号是与WAIT指令结合起来使用的。当CPU执行WAIT指令时，每隔5个时钟周期对它进行一次测试，若测试到它无效，CPU继续处于等待状态，直到检测到它为低电平时，等待状态结束，CPU继续往下执行被暂停的指令。<13>RESET---复位信号---输入，高电平有效，要求至少4个时钟周期的高电平。CPU接到该信号后，停止操作并将标志存放器、IP、DS、SS、ES清零及指令队列清空，将CS设为FFFFH；当RESET变为低电平时，CPU从FFFF0H开始执行程序。<

14>ALE(T1)---地址锁存允许信号---输出、高电平有效。在T1状态，该引腿输出有效电平，以表示当前在在数据/地址复用总线上的输出的是地址信息，它用作地址锁存器8282的片选信号STB，对地址进行锁存。<

15>DT/R---数据收发信号---三态输出。用来控制8286芯片的数据传送方向。DT/R为1时，进行数据发送，即进行写操作；DT/R为0时，进行数据接收，即进行读操作。<

16>DEN---数据允许信号---三态输出、低电平有效。表示CPU当前准备发送或接收一个数据，用作数据总线收发器8286的输出允许信号OE。它在每个存储器和I/O访问周期及中断响应周期为有效电平。它在DMA方式时，被浮置为高阻状态。<

17>HOLD---总线保持请求信号---输入、高电平有效。当系统中CPU之外的另一个主模块要求占用总线时，通过它向CPU发出高电平请求信号。<

18>HLDA---总线保持响应信号---输出、高电平有效。它有效时，表示CPU对其它主模块的总线请求作出响应，与此同时，所有地址/数据总线和控制状态线呈现高阻状态，从而让出系统总线。<19>MN/MX---工作模式选择信号---输入。MN/MX=1，表示CPU工作在最小模式下；MN/MX=0，表示CPU工作在最大模式下。<20>CLK---主时钟信号---输入。它为CPU和总线控制逻辑电路提供定时手段。★三、8086存储器结构与输入/输出结构存储器结构存储器的组成存储器的分段存储器的逻辑地址与物理地址堆栈段的使用输入/输出结构〔1〕存储器的组成存储器结构采用分体结构2个512KB的存储体偶地址存储体奇地址存储体512K×8512K×8两存储体采用字节交叉编址存储体交叉编址方式奇数地址D15~D8偶数地址D7~D0512KB=29X210=219地址：A19~A1表2.6D7~D0奇地址存储器SELA18~A0D7~D0偶地址存储器SELA18~A0数据总线D7~D0数据总线D15~D8BHE地址总线A19~A1A0存储体与总线的连接D7~D0SEL－片选BHE和A0组合及对应的控制BHE和A0配合可以访问存储器的控制作用BHEA0对应的存取操作所用的数据总线00从偶地址开始读/写一个字AD15~AD001从奇地址读/写一个字节AD15~AD810从偶地址读/写一个字节AD7~AD00110从奇地址读/写一个字（分两次写）在8086系统中的两个约定：约定一CPU用数据总线传输16位数据时，总是把数据传到以偶地址开头的两个相邻单元或两个相邻端口中；或者从这样两个单元或两个端口取数。约定二数据作为“字〞在内存或端口存放时，低位字节放在地址较低的单元或端口，高位字节放在地址相邻的较高的单元或端口。也就是说，当CPU往内存或端口传输数据时，低8位数据传输到较低的偶地址单元；高8位数据传输到较高的奇地址单元。

由此可见，偶地址的端口和内存单元总是和数据总线的低8位相联系；而奇地址的端口和内存单元总是和数据总线的高8位相联系。数据Y数据X偶10050H数据Y偶奇数据X偶奇低地址图2.58086CPU

X

Y〔a〕从偶地址开始读一个字奇10051H高地址〔b〕从奇地址开始读一个字节8086CPU8086CPU

X数据Y〔C〕从偶地址开始读一个字节数据X

Y数据X偶奇数据奇数据Y

X

Y数据8086CPU〔d〕从奇地址开始读一个字8086CPU有20条地址线，每个存储单元对应的地址是20位的，可寻址1MB；而CPU内存放器的位数是16位的，能寻址的内存空间只能是64KB。为能对1MB的存储器进行寻址，8086系统采用地址分段的方法，即每个逻辑段最多可为64KB，段内仍然采用16位寻址。段基址存放在四个段存放器中。每个段不一定都是64K〔可以小于它〕。段与段之间可以是连续的，也可以是分开的或重叠的。(2)存储器的分段附加段段首地址的最低4位总为0段存放器放相应的段首地址高16位,即段基址段存放器：CS、DS、SS、ES10000H250A0H7FFAOH8CFA0H1000HCS250AHDS7FFAHSS8CFAHES例逻辑地址：由段基址和偏移地址两局部组成，都是无符号的16进制数，写作：××：××---段基址:偏移地址，程序设计时采用逻辑地址。段基址由段存放器给出；偏移地址一般由IP、DI、SI、BX、BP、SP等16位存放器给出。(3)存储器的逻辑地址与物理地址A000H:0800H－－逻辑地址表示法如物理地址：指CPU和存储器进行数据交换时实际使用的地址，即绝对地址〔00000H~FFFFFH〕,一个存储单元对应一个20位地址。当CPU寻址某个存储单元时，形成20位物理地址的计算方法，为：物理地址＝段基址X16＋偏移地址

左移4位＝段基址×10H+偏移地址〔EA〕段存放器值偏移量物理地址16位4位16位20位+

存储器物理地址的计算方法示意图地址加法器物理地址019偏移地址015段基址3210015

存储器物理地址的计算方法示意图IPCSSI、DI或BXDS或ESSP或BPSS代码段数据段堆栈段CS、DS、SS和其他存放器组合指向存储单元的示意图(CS)=3000(EA)=1070H310703000H:1070H(4)堆栈段的使用堆栈：是在存储器中开辟的一个区域，用来存放暂时保存的数据。方式：“先进后出〞；“后进先出〞...12000HSP堆栈指针11FFFH11FFEH10000HSS堆栈存放器堆栈段首地址≤64KB分布地址增加方向输入/输出结构I/O端口单独编址，其地址空间独立于存储器；I/O端口与存储器统一编址，与存储器共享一个地址空间；用对存储器的访问指令来实现对端口的读写。优点是不需要专门的I/O指令，寻址手段丰富灵活。缺点是I/O端口占一局部地址空间，程序不易阅读。在不同的微机系统中，I/O接口的编址有两种形式：I/O组织每个I/O接口芯片内都有一个或几个端口，一个端口往往对应着芯片内部的一个存放器或一组存放器。微机系统为每一端口分配一个地址---端口号。8086允许有65535个8位的I/O端口，两个相邻的8位端口可组成一个16位端口。

独立编址的操作过程为：CPU执行IN或OUT指令时，从硬件产生有效的读/写控制信号，同时使M/IO为低电平，通过外部逻辑电路的组合，产生对I/O端口的读或写信号。思考题cpu内存空间分配如何？

INAL,21H返回2.最小工作模式系统系统配置：是指要想构成一个工作在某一模式下的系统，除8086CPU外所需配置的其它一些芯片和这些芯片与CPU间的主要连接关系。四、8086的最大/最小模式系统1.系统配置最小模式典型配置在硬件连接上的特点：含三片地址锁存器8282/8283含两片总线双向数据缓冲器〔总线收发器〕8286/8287含一片时钟发生器8284AMN/MX端接高电平〔+5v〕8284ARESETREADYMN/MXALEBHEA1~A16AD15~AD0DENDT/RM/IOWRRDHOLDHLDAINTRINTA8086STB8282(三片〕地址锁存器数据收发器8286OET控制总线数据总线地址总线CLK+5VREADYRESETBHE8086CPU最小模式下系统配置x1x2RDYRES(两片〕〔可选〕ALEAD0AD1AD2AD3AD6AD7AD5AD4AD8AD9AD15A16A17A18A19BHEDI0DI1DI2DI3DI4DI5DI6DI7OEDO0DO1DO2DO3DO4DO5DO6DO7数据STBDI0DI1DI7DO0DO1DO7STBOE8282STBOE8282数据80868282锁存器和8086的连接

OE为低电平时，DOi有效，否则变为高阻抗。8282数据总线只有当OE为低电平时，才允许数据通过8286。AD0AD1AD2AD3AD6AD7AD5AD4A0A1A2A3A6A7A5A4OEB0B1B2B3B6B7B5B4T8286DENDT/RA0A1A2A3A6A5A4A780868286总线收发器和8086的连接提供频率恒定的时钟信号提供与CLK同步的READY和RESET信号8284A的两个功能：8284A的两个振荡源：脉冲发生器晶体振荡器510Ω510ΩX1X2EFIF/C8284AREADYRESETRDYRESCLKCLKRESETREADY8086

8284A与8086的连接控制总线3.

最大模式系统最大模式下还需配置外加电路（总线控制器8288）来对CPU输出的状态信号(S2、S1、S0)

进行变换和组合，以得到对存储器和I/O端口的读/写信号，以及对8282及8286的控制信号等。8288通过译码器输出五组控制信号送给8282的地址锁存信号ALE送给8286的控制信号DEN和DT/R，分别控制8286的开启和数据传输方向决定8288本身工作方式的信号IOB中断响应信号INTA读/写控制信号MRDC、MWTC、IORC、IOWCRESETREADYMN/MXBHEA19~A16AD15~AD0INTR8086CLKREADYRESET8284ACLKOE8282锁存器〔3个〕STB8286收发器〔2个〕OETRQ/GT1RQ/GT0S0S1S2地址总线8288总线控制器8259A及有关电路BHEINTA中断请求控制总线数据总线

8086在最大模式下的典型配置图DT/RDENALE1.QS1、QS0〔InstructionQueueStatus)指令队列状态信号输出向外提供前一个状态时指令队列的状态，便于外部对8086/8088内部指令队列的动作跟踪最大系统模式中，总线控制器8288就是利用这些状态信号来产生对存储器和I/O接口的控制信号，表2.82.S2、S1、S0(Buscyclestatus)总线周期状态3.LOCK总线封锁信号输出由指令前缀LOCK产生，LOCK后指令执行完毕，自动撤销8086/8088的INTA的两个中断响应脉冲之间，LOCK信号有效LOCK信号有效期间，其他总线部件不能占用总线DMA期间，高阻态4.RQ/GT1、RQ/GT0：总线请求信号输入/总线请求允许信号输出可提供CPU以外的两个处理器使用双向RQ/GT0比RQ/GT1优先级高5.总线控制器8288的输出信号ALE、DEN、DT/R、INTA五、8086CPU的内部时序

1.8086CPU总线周期的概念2.最小模式下的8086CPU的读写总线保持总线周期为使取指令和传送数据协调工作，8086的操作在时钟〔CLK〕的统一控制下进行，其操作是周期性的。指令周期：执行一条指令所需的时间。一个指令周期由假设干个总线周期组成。总线周期：CPU通过总线与存储器或外设进行一次数据传输所需的时间。一个总线周期由假设干个时钟周期组成。一个最根本的总线周期由4个时钟周期〔T1~T4〕组成。1.8086CPU总线周期的概念T1T2TITIT4T3T2T1T4TWT1