Verilog流水灯实验报告

...wd......wd......wd...流水灯实验报告实验二流水灯实验目的学会编写一个简单的流水灯程序并掌握分频的方法。熟悉Modelsim仿真软件的使用。实验要求用Quartus编写流水灯程序，在Modelsim软件中进展仿真。实验仪器和设备硬件：计算机软件：Quartus、Modelsim、〔UE〕实验内容将时钟周期进展分频。编写Verilog程序实现LED等依次亮灭，用Modelsim进展仿真，绘制波形图。实验设计〔一〕分频原理时钟周期f为50MHz，周期T为1/f，即20ns。假设想得到四分频计数器，即周期为80ns的时钟，需要把时钟进展分频。即每四个时钟周期合并为一个周期。原理图如图1所示。图1四分频原理图〔二〕流水灯设计思路1、实现4盏LED灯依次隔1s亮灭，即周期为1s；2、计算出频率f为1/T=1Hz；3、设置计数器cnt，当检测到clk上升沿时开场计数，当cnt计数到24_999_999时，clk_4跳变为1，LED灯亮起，当cnt计数49_999_999时，clk_4置0，LED灯熄灭。4、给LED赋初值4’b0001，第一盏灯亮。5、利用位拼接，实现循环。〔三〕设计框图图2设计根本框图〔四〕位拼接的用法假设输入a=4'b1010，b=3'b101，c=4'b0101，想要使输出d=5'b10001用位拼接，符号“{}〞：d<={b[2:1],c[1],a[2:1]}即把b的低1~2位10，c的低1位0，a的低1~2位01拼接起来，得到10001。流水灯4'b00014'b00104'b01004'b1000相当于把低三位左移，并最高位放在最低位。用位拼接可写为：led<={led[2:0],led[3]};低三位最高位实验方法和步骤〔一〕时钟分频编写分频程序。编写测试程序。进展仿真，波形如图3所示。图3分频仿真结果〔二〕流水灯1、编写分频程序。编写测试程序。3、进展仿真，为了节约时间和方便观察波形，将计数器值分别改为24、49跳转。波形如图4所示。图4流水灯仿真结果实验参考程序时钟分频1、程序文件modulediv_clk( //模块名与文件名一致。定义端口列表，input wire clk, //输入线型input wire rst_n,output reg clk_4 //输出定义为存放器型);reg[3:0] cnt; //中括号定义位宽，定义中间变量cnt always@(posedgeclk) if(rst_n==0) cnt <= 0; //复位为0，计数器也为0 elseif(cnt==3) //当计数器=3时清零〔可用elseif〕 cnt <= 0; else cnt <= cnt+1; //计数器自加1always@(posedgeclk) if(rst_n==0) clk_4 <= 0; //复位为0.clk_4为0 elseif(cnt==1) clk_4 <= 1; //当计数器为1时，时钟跳变为1 elseif(cnt==3) clk_4 <= 0; //当计数器为3时，时钟跳变为0endmodule 2、测试文件`timescale 1ns/1nsmoduletb_div_clk();reg clk;reg rst_n;wireclk_4;initial begin clk = 0; rst_n = 0; #100 rst_n = 1; endalways #5 clk=~clk;div_clkdiv_clk_inst(.clk(clk),.rst_n(rst_n),.clk_4(clk_4) );endmodule流水灯程序文件moduleLSD( //模块名与文件名一致。定义端口列表，input wire clk, //输入线型input wire rst_n,output reg[3:0] led);reg[25:0] cnt; //中括号定义位宽，定义中间变量cnt reg clk_4; always@(posedgeclk) if(rst_n==0) cnt <= 0; //复位为0，计数器也为0 elseif(cnt==49_999_999) //当计数器=49999999时清零〔可用elseif〕 cnt <= 0; else cnt <= cnt+1; //计数器自加1always@(posedgeclkornegedgeclk) //异步复位 if(rst_n==0) clk_4 <= 0; //复位为0.clk_4为0 elseif(cnt==24_999_999) clk_4 <= 1; //当计数器为24999999时，时钟跳变为1 elseif(cnt==49_999_999) clk_4 <= 0; //当计数器为49999999时，时钟跳变为0 else clk_4 = clk_4; always@(posedgeclk_4ornegedgeclk_4) if(rst_n==0) led <= 4'b0001; else led <= {led[2:0],led[3]};//位拼接endmodule 测试文件`timescale 1ns/1nsmoduleLSD();reg clk;reg rst_n;reg cnt;wireled;initial begin clk = 0; rst_n = 0; #100 rst_n = 1; endalways #5 clk=~clk;LSDLSD_inst(.clk(clk),.rst_n(rst_n),.led(led) );endmodule实验小结做实验要养成良好的习惯，每次做实验时，都要建设一个新的文件夹存放实验所需的程序文件，为仿真时添加文件做准备，也方便以后的查找和使用。写程序前要想清楚电路实现原理，根据所学数电知识对各个元器件进展控制。写程序时注意排版美观整洁，同时注意添加注释。注意程序中模块名要和文件名一致，否则程序报错，无法编译通过。仿真时，可以选择不同的进制。在想要更改的地方右键，选择【Radi