2013年射频和模拟混合信号技术进展

2013年射频和模拟混合信号技术进展

4高频和混合信号技术4.1rf-ams技术-器件高频技术（rf）和模拟混合信号（ams）为快速同步的先进通信和“米下通明”市场的开发服务，这是许多专注于实现未来商业网络最终成功的必要和最重要的技术的需要和核心。支持应用如雷达成像、国防和国土安全的通信产品和新兴产品都具有MtM、RF和AMS技术赋予的功能。这些技术正在成为大批量制造的关键驱动力。消费类产品占据半导体需求一半以上。第4代(4G)移动电话和平板电脑现在有更高的RF和AMS半导体含量,与几年前只有5%的市场份额相比,现在占据移动市场的相当大部分。例如iPad有19个以上的RF和AMS前端元器件。RF和AMS市场的消费者部分对成本非常敏感。凭借能够满足相似技术要求的不同技术,上市时机和总体系统成本将支配技术的选择。包括众多RF和AMS技术的4个主要RF和AMS技术-器件小组是:1)RF互补金属氧化物半导体(CMOS)2)IV族硅双极和BiCMOS3)III-V族化合物半导体4)无源片上元件与RFCMOS不同,在RF和AMS一章讨论的某些技术落后于可靠制造所需的技术和加工能力。对这些技术RF和AMS路线图更强调原型能力,而非与大多数其他ITRS章节相关的CMOS批量生产。器件技术的品质因数(FOM)与支持系统性能要求所需的电路级FOM相关,并驱动RF和AMS技术的开发。FOM通常是指低噪声放大器(LNA)、压控振荡器(VCO)、功率放大器(PA)、模拟-数字转换器(ADC)以及串行器-解串器(SerDes)的品质因数。本章所呈现的技术依赖于许多材料系统,其中有一些是与CMOS工艺相兼容,诸如硅锗等,而另外一些材料与传统CMOS工艺不兼容,如周期表上III族和V族元素组成的化合物半导体。化合物半导体用于今天的新兴研究器件更显重要性,尤其用于基于扩展摩尔定律(MtM)技术的器件,此类器件在2013版ITRS的其他章节被描述并已交付市场。2013版ITRSRF和AMS一章目的如下:●提出RF和AMS技术面临的挑战以满足图RFAMS1(译者注:原文无此图)所示的示例性应用需求。从射频(0~0.4GHz)、微波(0.4GHz~30GHz)到毫米波(30GHz~300GHz)的应用频段通常驱动不同的技术要求,这已在本章体现。在未来几年,我们将讨论超出300GHz的应用,因为它们已出现在市场。●提出硅RFCMOS,硅双极晶体管的挑战和要求,包括SiGe异质结双极晶体管(HBT),硅/硅锗BiCMOS(双极+CMOS),III-V族化合物半导体器件和无源芯片上元件技术,以满足应用需求。我们依据的技术需求适于IV族双极型和III-V族化合物半导体器件,并与参考输入数据相一致,但不一定与ITRS2013版其他章节提出的CMOS技术需求表保持一致。ITRS成员期望在2014年ITRS更新版对所有器件技术有一个统一和一致的输入数据集。4.2栅极电阻对fmys人们很容易认为在高性能(HP)和低待机功耗(LSTP)路线图中按比例缩小使得基本器件的数字特性稳步提高也将导致射频和模拟性能的持续改进。但事实上,数字路线图涉及的很多尺寸、材料、结构变化降低或至少改变了射频和模拟器件行为。例如,众所周知halo或小型植入物降低晶体管的增益,即使在长的沟道长度。随着尺寸缩小,射频性能的物理设计优化的新权衡将是必要的,因为作为限制因素的不同机理出现将确定本地互连到设备的寄生阻抗。在极大程度上忽略数字电路性能的考虑,栅极电阻已成为RF品质因数的关键限制。考虑FET的最小噪声因子表达式。再考虑最大振动频率的下列表达式:这些变量适用的常规定义:Ri是本征沟道电阻,Rs是串联电阻,Rg为栅极电阻,go是输出电导,gm是跨导,Cgs是栅极到源极电容,Cgd是栅极至漏极的电容。高栅极电阻降低fMAX,提高FMIN。对于给定器件,栅极电阻依赖于器件的几何形状细节。例如,假设一个两边接触的栅极如下所示。此外,假定栅是由材料堆叠而成,其特征可用水平薄层电阻RSH表示。然后,我们可以找到一个最佳的沟道宽度,使栅极电阻最小化,如下所述。栅极电阻用3个附加元件模拟:1)接触电阻(如结构显示的2个并联)2)接触和有源栅间的水平电阻3)有源栅电阻接触贡献由电阻率除以接触面积给出。加入的电阻位于触点和有源栅极之间的两个横向链接。有源器件的水平贡献是由两边接触的分布栅极电阻的著名表达式给出。这里的链接区域假定为3个栅极长度。在此给出表达式:一般凭经验发现优化栅极宽度,考虑到给定布局的寄生电容的影响,品质因数之一是试图优化晶体管的本征电阻。比如,考虑FMIN表达式中的(Rs+Rg)项,最优栅极宽度可以表示为:典型的器件模型仅表征本征晶体管电容,或在高频模型的通例中,将表征具体器件布局的第一或第二级布线的布线电容。允许单个模型模拟多种布线配置中的器件行为,但需要提取该布线的寄生阻抗,并包括在电路模拟中。这对于毫米波设计尤其是一个挑战,此设计典型地将单个晶体管连接到金属顶层的传输线上。反映在HP和LSTP路线图,器件结构的根本性变化如多栅和/或全耗尽SOI的引入是必要的,以维持性能和密度的持续改进。这些结构阻止与器件本体相接触。因此,这些器件的电特性与传统CMOS根本不同。潜在益处包括更高的电压增益和较低的漏极与本体间的耦合。随着电源电压的不断降低,这些差异对电路设计造成重大挑战,并驱动对现有设计库显著变革的需求。因此,将传统的高精度模拟/RF驱动器件与可缩小的CMOS器件相集成的制造方式可能需要单独的工艺步骤。尽管如此,系统级芯片(SOC)应用的推动力是支持可选模拟或高压器件的合并,从而扩大潜在器件种类,尽管成本会随之增加。4.2.2双极器件与t/fmoa器件的工艺对比HS-NPN晶体管面临的主要挑战是通过更积极的垂直分布增加统一电流增益截止频率fT,同时仍然保持Fmax>fT,即低的基极电阻(RB)和低基极-集电极电容(CBC)。已经提出一些新型器件架构和新的自对准方案以改进RB×CBC权衡。在表RFAMS2节点N1外,为了满足fT/Fmax性能要求,预计新型器件结构中的一个将要改变。此外,这些结构的BiCMOS兼容性需要得到证实,最高频率应用的数字容量要求可能会随时间而增加。双极器件面对的第二大挑战,一般来说(包括III-V族),是减少发射极宽度以缓和fT峰值工作电流的增加。减少集电极厚度和增加集电极掺杂,在N5节点fT峰值电流密度(JC)最终将增加至120mA/μm2。它可以增加基极-集电极结开关速度(CCB/IC)但从布线和自加热的角度处理此电流越来越具有挑战性。减少总电流和功率的一种方法是减少发射极宽度,只要目前的发射极宽度为0.13μm,对于光刻不具有挑战性,但障碍在于发射极电阻。发射极电阻的关键部分是在通孔-硅化物-聚乙烯界面和发射极聚乙烯单区域间形成的界面电阻,该单区域随同逆发射极区按比例缩小。更普遍的,在路线图结束时HS-NPN路线图假设所有的界面和接触电阻可以减少一半,虽然满足这个目标的解决方案还不存在。4.2.3其他方面的挑战III-V族化合物半导体技术与硅技术相比具有许多相似性,但在许多方面明显不同。其中III-V族器件面临的独特挑战是成品率(可制造性)、衬底尺寸、热管理、集成密度、直流/射频色散(栅极/漏极滞后)、介质加载和高场可靠性。其中常见的硅基电路面临的挑战是需要改进效率和线性/动态范围,尤其是用于通信的功率放大器。与硅基电路技术不同,III-V族微波和毫米波电路通常构建在高电阻率或半绝缘衬底上。直径150mm半绝缘GaAs晶圆是日常可用的,正在成为事实上的标准,尽管不少代工厂仍然生产100mm晶圆GaAs集成电路。向直径较大的衬底发展不仅受到规模经济和芯片成本的驱动,而且受到设备可用性驱动。GaAs是Si晶圆后的第2代或更多个代,InP和SiC是GaAs后的一代化合物半导体。如果III-V族半导体工业能够从加工设备的进步中获益,衬底尺寸跟上Si发展的幅度是至关重要的。可以在大直径硅晶片上制备III-V族器件。当用于发光二极管(LED)的导电GaN衬底的开发已经取得显著进展时,今天半绝缘GaN衬底尚无生产来源。对于大多数微波/毫米波(高功率)应用,GaN器件外延依赖于SiC基质衬底,几家公司现在提供针对客户要求规格的SiC衬底GaN外延层。多个供应商可以提供直径100mm、高电阻率SiC衬底的高质量器件,并计划扩展到基于行业需求的直径150mm衬底。近日,Si上生长GaN取得显著进步,并已验证直径200mm的GaN外延晶圆器件质量。无论如何,这种发展正在受到功率调节/转换器电路市场的推动,其电路工作在MHz频率,不需要高电阻率衬底。Si上生长GaN开辟了在硅代工线制造GaN电路,以及将氮化镓放大器与SiCMOS控制电路异构集成的可能性。功率放大器是III-V族器件的最大用途之一。提高放大器的效率是III-V族功率放大器所有应用,包括商业(如手机和基站)、军事(如雷达)和毫米波的一大挑战。这主要是探索更有效的放大器结构来解决:多尔蒂(Doherty)、漏极调制和更高的工作效率等级(D级,F级和S级)。然而,成功的设计和实施这些放大器结构确实需要在频率响应,增益和晶体管基本构建块效率方面的进一步提高,同时不影响击穿或工作电压。III-V族器件实现这些改进既是优势又是一个挑战。这些高效率结构必须持续满足严格的线性度性能要求,并且不会大幅度增加系统成本。自适应数字预失真(DPD)设计通过对输入信号在数字域预失真以补偿器件的非线性,将有助于满足线性要求。该预失真器的自适应行为也缓和了热时间常数和器件性能随时间漂移的问题。例如对于基站,GaN可能在某些高效率结构级别提供了横向扩散MOS(LDMOS)优势。今天,上述线性化技术已用于多芯片组件。更高的集成度和/或III-V族器件与硅CMOS控制电路的异构集成,可以提供体积更小、性能更高、成本更低的解决方案。高效率结构部署为与体系结构兼容的器件设计带来一个机会,并且可以进一步提高效率。例如,多尔蒂型器件将具有峰值功率和峰值效率阻抗,目的是实现负载调制的最大效益,这种结构依赖于提高效率而不牺牲峰值功率。驱动器件发展的品质因数是功率放大器结构的函数。提高品质因数可能导致设计一个特定的功率放大器结构的器件。一个用于多尔蒂放大器的器件可能在输入信号包络跟踪结构表现欠佳。了解这些品质因数可使器件制造商进一步提高功率放大器的效率。用于通信和雷达的功率放大器件和模块面临的另一个挑战是需要增加工作频率和调制功能,同时在相同或更低成本下满足日益严格的线性度要求。例如,消费者希望提高便携式器件的功能同时不大幅增加器件成本。满足这些相互冲突的要求是未来功率放大器模块发展面临的最大挑战。影响技术选择的近期一些客户要求的实例如下。随着全球移动通信系统-增强数据率演进(GSM-EDGE)、高速分组接入(HSPA)、长期演进(LTE)和其他通信标准的出现,对线性功率放大器和饱和功率放大器的需要有所集中,功率放大器设计师现在必须提供线性操作。通信标准的增加导致多模、多频带(毫米波多频带)市场份额的增长,包括GSM-EDGE、LTE、HSPA、附加的开关功能、内置负载可调性,以尽量减少所需放大器的数目。随着平均RF发射功率下降,有一个中等功率效率提高的重点(16dBm)。一个解决方案包括芯片上向旁路或所有功率放大器级的转接。这个芯片转接驱动RFFET和HBT集成在同一芯片。最近这种一体化正在扩展到多电源点的效率测量,增加了偏压控制和转接操作的复杂性。功率放大器用户要求越来越复杂的偏置电路。负载匹配是功率放大器和天线共同面临的挑战。自适应天线匹配也是需要考虑的重要工作。一些用户需求的例子包括:1)使能管脚/模式控制2)温度补偿电路3)自动偏压控制,功率放大器感应功率并基于功率设置偏压4)不需要参考电源电压的电路上述要求3)可能需要将功率检测器/耦合器集成到功率放大器模块。同时,仅使用NPN晶体管来满足上述要求4)是有挑战性的。一般情况下,满足上述要求是BiFET集成的推动力,此处FET必须是高质量的模拟场效应晶体管。持续关注这一领域使得BiCMOS成为GaAsHBT一个有吸引力的替代选择,虽然它有射频缺点。同时,负载匹配是另一个挑战,显著受到功率放大器和天线的影响。自适应天线匹配为设计者提供了附加选项。所有便携式应用的另一个挑战是电池技术的变迁。电池接近寿命终期的电压下降对功率放大器供应商提出了一个重大技术和设计挑战。这对系统级发生的一切将有巨大影响。功率放大器仍然需要工作在4V~5V电压,也可以在较低电压如2.4V下工作。因此功率放大器的工作范围将增宽。如果所需的输出功率保持不变,那么将需要某种形式的负载线开关。不论手机制造商是否提供这些,功率放大器供应商将影响使用技术的选择。另一个后果是,功率放大器中使用的晶体管将被要求在更高的电流密度下操作,以满足同样的要求。难以置信的成本敏感性和功率放大器倾向使用系统级封装(SIP)的事实使得技术趋势难以预测。基站应用选择GaNFET面临的挑战是持续的产品价格压力,尽管该技术具有比硅技术更出色的优势。如果GaN在基站设施开始取代硅,那么大批量生产将推动成本下降,其成本曲线剧烈程度如同手机采用GaAs和SiGe半导体技术一样。额外的III-V族器件面临挑战是:1.特别用于功率设备的按比例缩小器件的可靠性;2.散热技术,包括晶圆减薄和高功率密度器件如GaN的定点冷却;3.功率器件和相关无源元件如电容器和薄膜电阻的高击穿电压;4.非自然氧化物钝化和用于混合信号、增强/耗尽(E/D)模式器件和按比例缩小器件的介电材料;5.降低泄漏电流和理解失效机理,特别是本质具有压电特性的氮化镓材料。6.功率放大器以及收发器模块的混合信号和增强功能的高成品率多层互连,包括了解和减轻由于多层互连/介质存在,介质加载对FET的影响。7.整体收益率和均匀性的改善以推动成本下降。8.集成在密集多芯片模块上的不同器件和材料技术的工艺兼容性,(特别是那些基于新兴封装/集成技术,如飞思卡尔的重新分布芯片封装(RCP),DRAPER实验室集成超高密度(iUHD)技术)和新兴的芯片与芯片异构集成技术。例如,一个4mm×4mm功率放大器可能有十几个表面贴装件,2个GaAsHBT管芯,1个CMOS控制器偏置芯片,声表面波/体声波(SAW/BAW)滤波器和s开关。4.2.4寄生虫过滤技术RF和AMS电路所需的片上无源元件的实现为集成这些功能的系统级芯片带来了严重的挑战。制备有源晶体管器件的工艺和互连可以用于制备无源元件,但实现这些器件期望特性通常需要专用掩模和加工步骤。因此,有源和无源器件的协同集成导致了工艺复杂性,并导致生产控制方面的挑战。寄生阻抗,例如电容、电阻、和互连的自感或互感,用于形成器件的薄膜电阻,衬底电阻和损耗,电介质泄漏都限制了无源元件的性能。这些寄生阻抗对无源片上元件性能的影响将在技术要求一节详述。对于任何半导体技术,无论是CMOS、BiCMOS工艺、III-V族半导体还是HVMOS,一个关键挑战是以尽可能低的成本实现无源元件的预期应用。除了金属-绝缘体-金属(MIM)电容器,无源片上元件可以使用半导体工艺现成的基本层来形成,如电阻器、MOS电容器和变容二极管,并在互连层形成电感和金属间(又名金属-氧化物-金属,或MOM)电容器。如果这种元件的性能不足,可能有必要引入额外的掩模和工艺,以形成高性能的无源元件。提供低成本和高质量无源元件的挑战直接来自互连尺寸的按比例缩小。单个金属厚度以及整体堆叠高度减小,导致电阻损耗和垂直寄生电容增加。这限制了芯片上集成电感器、变压器、MIM和金属间(MOM)电容器的Q值。4.3其他考虑4.3.1如何促进rf和ams创新制造具有增强功能和性能的大容量创新的RF和AMS产品,如采用纳米电子技术的MEMS/NEMS,全球竞争是激烈的,因为各国希望增强经济实力,并为公民创造新的就业机会,而企业希望通过使用最新技术来推出更高价值的器件,以扩大市场份额和利润。国际标准和相关计量学是RF和AMS创新各个阶段成功的显著驱动力——从研究、开发、初始部署、大批量商品化、初始使用寿命结束,到再循环利用和处置。标准能够确保互操作性,并减少不同设计实施的次数,从而节省工程资源,用于创新真正的微分电路。同样重要的是,标准极大影响商业模式和成果。那些给ITRS路线图作出贡献的专家也具有促进国际标准和配套测量所必需的精湛技能。通过这样做,专家们增加了可能性,即国际标准和配套测量将更好的与未来ITRS目标和路线图保持一致。4.4ci-ro系统及其芯片的发挥我们在此列出许多RF和AMS技术的一些共同趋势。这些趋势为开发RF和AMS章节未来版本及其更新版本提供了一个框架。使用移动毫米波通信网络是解决频谱短缺很有前途的解决方案。因此,在毫米波段移动器件上有很多需要探索的工作。我们期望在未来射频和AMS章节版本中有更多技术支持网状网络。这种潜在应用被认为是射频集成电路必不可少的圣杯,特别是硅射频集成电路能够降低成本,带来更密切的商业应用。尽管我们距此目标还有很长的路,有几个创新点帮助实现这一目标,如下所示:1)堆叠器件以提高输出功率,比传统更有效的放大器配置,InP或GaN与硅结合得到两全其美的器件。2)利用硅的数字处理能力以线性化固有的非线性但有效率的发射机。3)多输入多输出(MIMO)以得到具有高多径衰落的通道连通性,充分利用硅处理能力和小天线尺寸。今年CMOS路线图在PIDS一章尝试更准确地表达高性能和低待机功率技术晶体管的射频和模拟性能。PIDS提出3个CMOS晶体管结构选项,时间上是重叠的,我们反映出相同选项。在系统驱动一章提出了品质因数,考虑2个电路级品质因数是有益的,使用晶体管级品质因数可以估算出电路级品质因数值。首先,依据低噪声放大器品质因数的上限可以比较CMOS、SiGeHS-NPN和InPHEMT的性能潜力。图RFAMS6表明,与SiGe和III-V族晶体管相比,CMOS大致同样适用于实现60GHz的低噪声放大器。如果我们考虑功率放大器,结果与上述不同。功率放大器的品质因数可以依据器件品质因数进行估计,如同系统驱动一章所描述。图RFAMS7的技术比较显示出InP的清晰优势,特别是GaNHEMT超越CMOS的优势。此外,SiGeNPN表现出与GaNHEMT同样好的性能。必须注意的是这些品质因数不提供整个图片。例如,他们忽略了一个事实,负载电阻需要实现假定的输出功率,对于Si器件此输出功率将非常低,基本说明了一个不切实际的设计点。功率放大器应用的CMOS技术性能预计将随技术按比例缩小显著下降。强调的事实是尽管带宽可能高,晶体管增益却受到低频值限制。相对于其他器件技术实现一个给定应用的CMOS适合性将取决于性能,也将取决于其他因素包括成本和集成度。4.4.2si/sige机理和bic工艺路线面临的挑战利用模拟生成晶体管表使得HS-NPN路线图向前发展一步,允许提供一致的电路品质因数数值。此路线图受到从一个BiCMOS工艺节点移动到下一个节点所需要的性能增长的驱动,但这种改进步伐是通过技术挑战加权,正如目前所估计。Si/SiGe双极和BiCMOS工艺路线图面临的技术挑战是多方面的,涉及新的体系结构开发、垂直剖面控制、电阻降低,并与先进的CMOS节点相集成。但这些挑战可能不是今天唯一的精彩表演。事实上路线图的步伐也带动了市场,这是理所应当的。在这方面,高速NPN型BiCMOS技术的开发目前受到光通信的驱动,新兴毫米波市场有望在未来推动更大批量生产。这些批量目前很难估计,因为它们涉及新的应用(取决于市场的成功开发),而且这些市场的一部分也被CMOS和III/V技术所覆盖。4.4.3低噪声系数的应用由于其优越的传输性能和较高的击穿电场,基于III-V族化合物半导体的器件将继续服务于如下应用的细分市场:1)主要受性能驱动和较少受成本驱动;2)硅技术不能满足性能要求,如高动态范围或低噪声系数的场合。例子包括用于手机小灵通的InGaPHBT,用于商业和军事的微波和毫米波大功率前置放大器和真空管替代品的GaNHEMT,以及用于毫米波和亚毫米波收发器的InPHEMT和HBT。通过栅极长度(发射极宽度)的按比例缩小与更重要的外延或能带工程相结合,化合物半导体将继续发展,随着时间推移III-V族器件将与硅技术融合(通过异构集成)导致“最好结功能”的系统级芯片产生。4.4.4集总元件的选择我们仅解决无源片上元件的挑战和需求。组装和封装一章处理无源芯片外和嵌入式元件。我们解决集总元件,如电容器、电阻器、电感器和变容二极管,主要工作在频率小于30GHz的场合。我们也开始处理基于传输线的无源分布式元件,主要应用在频率高于30GHz的场合。5光刻5.1应兽药点半间距本章讨论了可能满足ITRS路线图的器件所需的分辨率和图案质量要求的各种光刻方法。表LITH1光刻技术要求,显示了2014年至2028年这些基本图案的要求。这个表第一次包括接触孔间距和鳍式场效应晶体管(FinFET)鳍片半间距。FinFET在2012年引入生产,其鳍片是包含FinFET芯片中最小间距的一半。接触孔和其它孔模式,如通孔和互补光刻切口是一些最困难的图案生成模式。可实现的最小半节距总是比可分辨的线条和间距大。预测的线和空间半节距以及鳍片间距的一半来自基本器件路线图。覆盖和关键尺寸(CD)控制要求是从这些半节距计算而来的。逻辑最小接触孔间距来自于CMOS逻辑器件的基本设计要求。内存接触孔间距来自实际器件结构数据,并推测假设未来的接触孔间距与线和空间间距的相似比。该表还显示伴随相关工具数值孔径(NA)的芯片尺寸和晶圆平整度要求。5.2光刻胶和无缺陷蔽装技术在近期内,最关键的挑战涉及到多版图生成技术和远紫外光刻(EUV)。4次图案生成技术的出现并不会增加掩模图案的复杂性,但它确实推动覆盖、CD控制掩模图像位置、工艺成本和周期时间。EUV最大的问题是电源。没有充足的电源,EUV的成本会很高因为产量很低。据2013年报道,EUV试用工具在每小时加工2到3片晶圆。据报道EUV光源在中间焦点时功率范围为40~55瓦,采用15mJ/cm2光刻胶每小时光刻43片,但尚未有任何此光源的实用案例报道。即使有足够的光源功率,还有其他关键的短期挑战。EUV掩模基础设施在足够大程度上需要准备就绪,客户可以购买合理数量的无缺陷掩膜版。光刻胶和光刻胶后绪处理必须改进以保障足够的图案质量以制备满足性能指标的功能器件。定向自组装(DSA)在短期内对简单图案具有可能性,但它需要验证足够低的缺陷和良好的图案套准以实现可行性。从长远来看必须增加EUV光源功率。当路线图移动到更小的特征尺寸,这不仅降低成本,它也会改善可能出现的散粒噪声和光刻胶性能问题。EUV还需要扩展数值孔径到高于0.40。但这样的数值孔径需要来自镜子更大的反射角度以装配一个EUV透镜。这会产生透镜设计问题和EUV反射镜在不同角度统一的反射率问题。解决此问题的方法之一是改变透镜的放大因子。这需要更小的曝光场或更大的掩膜版,这两者都对自身提出挑战。所有的其他成像技术也有其各自的挑战。DSA需要DSA可兼容设计或新的具有更多设计灵活性的DSA实施。无掩模光刻技术需要有实际工作的工具。压印必须改善其缺陷。最后无论使用何种图案生成技术,需要解决许多计量挑战。这些挑战总结在表LITH2。5.3环境法上的改进目前应用于半导体制造的光刻技术,使用几个波长的投影光刻机和扫描仪解决一个半导体器件上生成多层图案的需求。最高分辨率的光刻技术是使用波长193nm(ArF)和1.35NA透镜的浸入式扫描仪。这种类型的光刻已是众所周知。它有一个40nm半间距分辨率极限用于直线和空间的简单图案,一个较大的分辨率极限用于其他类型的图案。小于40nm半间距已经用于生产,通过印刷40nm半间距或更大的图案,再利用工艺步骤将间距减半(图案加倍),或是通过每层一次以上曝光模式,将两个印刷图案融合到一个更高分辨率级图案。相对简单的图案,如闪存或FinFET器件的鳍片的最小半间距模式采用自对准双重图案(SADP)生成技术。这将创建单独的平行线,然后需要一个额外的“切”的步骤,创建短线段。使用线和空间图案跟随“切”被称为互补光刻技术。DRAM和逻辑芯片中的金属层可以有无法用SADP制备的更复杂图案。这些金属层要求光刻刻蚀、光刻刻蚀(LELE)型双重图案生成而不是SADP。这个技术每层需要2次曝光和图案生成步骤,比SADP更昂贵。分辨率的进一步提高可以通过4次图案生成模式完成,在晶圆上利用浸没式光刻工艺步骤,使图案倍增再倍增。但这只被非常简单的图案所验证。其他类型的图案需要更复杂的多版图生成技术或一些新技术实施来验证。从历史观点来看,光刻分辨率的改进是通过降低曝光波长、采用改良材料与工艺增加曝光工具的数值孔径来实现的。193nm曝光工具的数值孔径无法扩展是因为尚未发现更高指数的浸没液体。较小光学波长如157nm无法使用是因为缺少合适的浸没液体和/或缺乏透镜材料。所以半导体工业界通过使用13.5nm波长的EUV来努力提高分辨率。2013年开始将0.33NA的EUV曝光工具用于芯片研发和中试线生产,并在2014年上半年投入使用。这些工具的分辨率能力是,接触孔半间距小于30nm,线与空间半间距小于20nm。如果曝光工具有足够的产能用于生产使用,必须更新以使用更亮的光源。这样的EUV光源尚未得到验证。所以EUV是一个可能的选择以满足光刻路线图未来需要。EUV光刻的当前能力和未来挑战的细节在“EUV光刻”一节得到描述。还有些EUV相关的子章节如光刻胶、掩模和工具挑战,每一个方面对EUV的成功都至关重要。还有一些正在开发的更高分辨率的其他可能选择。模式增加可以继续扩展到更大的增加因子。原理上,可以使用现有工艺技术并使其适应更小特征和更严格偏差。然而,光刻曝光是实验室中最昂贵的工艺,对于关键层每层需要2次或3次甚至更多次的曝光,这在经济上令人难以承受。此外,许多曝光和/或许多图案增加工艺步骤产生许多复杂偏差堆叠,因而需要一些难以做到的工艺控制。由于在简单的线和空间中间距增加很容易实现,互补光刻的使用将有所增长。这些种类的工艺无需增加曝光工具的固有分辨率能力。然而,必需的覆盖、CD控制和图案粗糙度仍然和最终的图案特征尺寸一起按比例缩小,所以尽管使用多版图生成技术,工具和工艺仍然需要改进。这些是有重大意义的挑战。这些工艺和扩展到更小特征尺寸的挑战细节在“多版图生成/隔离技术”章节进行描述。电子束光刻或无掩模光刻(ML)使用电子束在电子束敏感光刻胶上直写特征图案。采用定向电子束直写高分辨率图案本质上较慢,所以为了得到充足的生产能力,有必要采用数千束各自独立的定向电子束并行直写。2个不同公司正在开发此工具预计在2016年某时刻向半导体公司交付试用工具。此技术的挑战细节在“无掩模光刻”章节给予阐述。纳米压印光刻是一个潜在解决方案,它涉及在一片晶圆上涂复薄层液体图案,并使用一个高分辨率凸版图案掩膜版物理印制在晶圆上,产生一个凸版图案。凸版图案可被用作一个蚀刻掩膜版,如同复写光刻胶的作用。此技术采用步进和闪光步骤来实现,采用透明掩膜版每次印制一个芯片,在压印离开晶圆之前,使用光化学固化图案材料。因为这是一个接触工艺,缺陷是重要关注因素。采用一个控制系统和2次掩膜版以适应实际芯片图案生成掩膜版的短期寿命并改善工艺的缺陷率。希望测试缺陷的公司可使用试用工具,一个半导体公司具有评估此技术潜能的重大计划。对此技术的能力和挑战细节在“纳米压印”章节进行了讨论。在近两年取得巨大进步的一种图案生成技术是定向自组装(DSA)。此技术利用所需特征尺寸达到聚合物分子大小的优势,此聚合物可以在实验室容易地被制备。最常用的是被称为嵌段共聚物的专用聚合物,由两个相连接的聚合物组成,每一个由不同单体制备。如果单体选择适当,退火后嵌段共聚物将分离到相位域。相位域的尺寸将由每个聚合物块的大小确定,域的形状将由每个聚合物块的尺寸比确定。通过晶片上的导向特征,此域的形成工艺可以限制到在所需位置给出线或孔图案。193nm浸没式光刻技术的印刷图案可被用作引导图案,容易实现3倍或4倍间距的倍增因子。两年前这种技术被当作一个研究课题,但现在最主要的半导体制造商有实质性计划探索该技术用于实际芯片生产的可能性。这项技术面临的挑战和细节见“定向自组装(DSA)”章节。5.4新型接触孔可制造性技术基于我们的半导体工业需求评估和每个选项的可用性和时间,我们备有可能选择路线图,以展现半导体工业可以利用的不同路径来满足未来分辨率需要。任何前沿图案生成技术的关键问题是,它可以分辨多大尺寸的线条和空间。已经清楚验证分辨率为10-15nm的线条和空间范围,预期将进一步扩展到更小的特征尺寸。例如,已发表的高EUV数值孔径曝光尚未使用因为这样的工具还不可用,但基于按比例缩小原则显然有进一步缩小的潜力。各层的接触孔类型可能选择显示在图LITH1D。2维自然接触孔阵列意味着模式加倍可减少接触孔阵列可实现的最小间距,2的平方根之一,或减少到29%。这是比线条和空间图案加倍少得多的缩小,通过图案加倍,最小间距可减少50%。2016年将需要接触孔的3次和/或4次图案生成技术,2019年实现4次以上的曝光。EUV或其他新型图案生成技术的实现将缩小接触孔间距,如同缩小线条和空间的间距一样。因而LELELE和LELELELE工艺的预期成本,驱动接触孔比线和空间更早需要新型的图案生成技术。2016年EUV单次图案技术会代替接触孔的3次或4次图案技术。如果替代成功,它将会保持接触孔的技术选择一直到2022年。但是光源功率必须足够强大以使此图案具有可制造性和有成本效益。其他替代技术也有可能性。当193nm浸没式4次图案技术不再满足分辨率需要时,2019年其它技术显示出可制造性。如果他们比其他技术更具有成本效益,他们可以更早实现。2013光刻一章还讨论了特殊挑战和技术需求用于如下方面:●光刻胶●光学掩膜版●多版图生成/隔离技术●EUV技术-光源功率、光刻胶和掩膜版●定向自组装(DSA)●纳米压印5.5横向需求和潜在解决方案横向技术需求和潜在解决方案涉及光刻、设计和工艺集成、互连、工厂集成、计量学、建模和模拟,都在此节给予概述。5.6光刻胶性能的改进潜力从历史上看,图案生成已经取得分辨率的巨大进步,其推动力来自引进新材料和新工艺,以及新工具。我们希望这种趋势继续下去。表LITH10(译者注:原文无此表)显示必要的新的或改进材料,正在研究或正在开发的新材料可能是有用的。该表分为两节。上面一节,显示了目前光刻胶性能的改进潜力。更多的负增强材料、改进EUV光刻胶和新光刻胶技术是必需的,以用于更好的LWR/敏感性/分辨率权衡和更好的抗刻蚀性。定向自组装(DSA)显示在下面一节,因为它是一个完全基于材料的提高分辨率的方法。DSA已经验证具有高分辨率,但它需要相对灵活的设计。新材料是必要的以实现更多不同类型的图案模式。需要改善缺陷程度的新材料,以简化或改进加工工艺并减少线条中长距离的波纹。6新型器件和工艺的发展2013年,前端工艺路线图表更新部分是高性能器件、低待机功率器件、铁电存储器、热、薄膜、掺杂工艺技术、原材料、表面处理。对DRAM、浮栅闪存非易失性存储器(NVM)、电荷捕获闪存NVM、相变存储器,蚀刻和化学机械平坦化(CMP)的更新可能在2014年完成。本章在2013年没有更新。众所周知前端工艺在不久的将来有许多挑战。它将很难在实现低寄生参数(电阻和电容)的同时继续缩小栅极间距。当间距紧缩时需要改进应变设计以提高器件性能并应用于全耗尽绝缘体上硅(FDSOI)和多栅技术。持续面积缩小必然产生在下一代衬底(450mm晶圆),并采用颠覆性技术来应对光刻挑战。随着半导体工业继续向非平面高性能多栅器件进展,必须在所有方面同时按比例缩小:等效氧化层厚度(EOT)、结、迁移率增强,新沟道材料,寄生串联电阻和接触硅化。2013路线图描绘了高性能多栅器件的演变,涉及高迁移率沟道的引入和异质集成(基于III-V族化合物和锗)以取代应变硅。器件寄生效应的按比例持续缩小,包括新沟道材料、特别是由于器件间距和接触面积剧烈下降引起的接触电阻率改变、持续EOT按比例缩小和低DIT相关栅介质、低体缺陷和高迁移率泄漏,窄禁带沟道材料(锗、III-V族材料和2维材料)。7扩展摩尔定律CMOS持续尺寸按比例缩小和功能扩展正在推动信息处理技术向更广阔的崭新应用领域发展。这些应用是由性能提升而实现,并因为按比例缩小增加复杂性。因为CMOS的尺寸按比例缩小最终将接近基本极限,正在探索用于现有或新功能的几个新的替代信息处理器件和微结构,以维持集成电路历史性缩小节奏,并在未来几十年降低各个功能的成本。这是推动信息处理和存储用新器件、多种功能异构集成(又名“扩展摩尔定律”)新技术,以及系统结构新模式研发的强劲动力。本章提供一个新型研究器件(ERD)技术的ITRS远景,并作为CMOS尺寸按比例缩小和等效功能按比例扩展结束后的CMOS与纳米电子学之间的桥梁。(与新型研究器件相关的材料挑战在题为“新型研究材料”一章给予讨论。)本章的首要目标是调查、评估和分类可行的新信息处理器件和系统结构的长期发展潜力与技术成熟度,并确定半导体工业所能接受的科学/技术挑战以及进一步发展具有的可接受风险。另一个目标是寻求长期的扩展摩尔定律(MtM)ITRS条目中所涉及技术的替代解决方案。完成上述目标涉及两个技术定义领域:1)通过新技术的异构集成扩展CMOS平台功能;2)刺激一种新信息处理模式的发明。这两个领域的相互关系在图ERD1给予概括说明。通过传统尺寸和功能按比例发展的CMOS平台扩展称为“延续摩尔定律”(MoreMoore)。CMOS平台可以由2011年ERD一章第一次引进的“扩展摩尔定律”(More-than-Moore)进一步扩展。另一方面,新信息处理器件和结构经常被称为“超CMOS”(BeyondCMOS)技术,也是本章的主题。超CMOS的异质集成以及“扩展摩尔定律”融入“延续摩尔定律”将扩大CMOS平台功能性以形成最终的“扩展CMOS”。本章目的是提供构成纳米电子研究机构必需的客观信息资源,这些机构寻求:1)研究,2)工具开发,3)资金支持,以及4)投资,每个方向开发一种新的信息处理技术。这些机构包括大学、科研院所和工业研究实验室;设备供应商、研究资助机构和半导体工业。对每一个新型研究器件和结构技术的潜力和成熟度进行审查和评估,以确定最重要的科学和技术挑战,候选器件或结构要成为一个可行的方案必须应对这些挑战。本章分为五个部分:1)存储器件;2)信息处理或逻辑器件;3)扩展摩尔定律器件技术;4)新型研究信息处理结构;5)每个技术条目的决定性评估。提供给每个条目的相关细节包括操作原则、优势、技术挑战、成熟度和目前及预计性能。同时还包括一个器件和结构相结合的重点新型的研究器件,作为与CMOS平台技术相集成的异质核处理器,提供特定和独特功能。这代表了本章较近期的重点,较长期重点专注于发现另一种信息处理技术,以最终取代数字CMOS。存储器件部分被扩大到包括一个新的技术条目:碳基存储器。随着ReRAM研究活动日益活跃,为这项技术创建一个单独的表以跟踪不同类型和机制。逻辑器件部分根据状态变量和新型材料与结构进行组织。“扩展摩尔定律”部分引入有学习能力器件的新讨论,并继续覆盖新型器件的射频应用。最后,关键评估小节继续包括一个基于调研的基准和量化基准以提供对新型器件技术的平衡评估。一个简短部分还包括提出一套可能会支配信息处理技术成功扩展的基本原则,实质上超越最终按比例缩小的CMOS单独达到的水平。本章继续关注的技术重点:(1)“碳基纳米电子学”作为一种新型的信息处理技术;(2)自旋转移力矩静磁RAM(STT-MRAM)和氧化还原电阻RAM作为迅速兴起的存储技术。这3种技术表现出相当大的发展潜力,可能在5-10年内为生产做好准备。重点表明此技术是加速发展的一个有吸引力的候选技术。上一版中此章包括“转换表”,这些转换表有两重目的。首先跟踪2013表出现的或被删除的技术,并对此变化原因给予简要解释。其次确认那些重要但不能满足全面纳入更详细表格标准的技术。在未来版本的路线图中这些技术或多或少还会出现。7.1与apec平台的集成半导体工业正在面临与扩展集成电路技术新应用和CMOS尺寸按比例缩小结束后有关的3类困难与挑战。一类涉及通过将新型高速度、高密度和低功率存储技术与CMOS平台相集成,推动CMOS超越其极限密度和功能。另一类是大幅度扩展信息处理超越CMOS所能实现的,利用新器件、互连和结构方法的创新组合实现扩展CMOS,并最终创造一个新的信息处理平台技术。第三类是发明和实施长期替代技术解决方案,以解决目前无线电领域现存的MtMITRS专题和最终的功率器件,图像传感器等。这些困难与挑战,将存在于2018-2026年时间范围,表ERD1给予详述。7.1.1其他潜在的挑战新型研究器件开发面临的困难与挑战分为3部分:与存储技术有关、与信息处理或逻辑器件相关、与多功能元件异构集成相关的困难和挑战,异构集成又名为扩展摩尔定律或功能多样化(参见表ERD1)。一个挑战是需要一种新型存储技术,此技术组合现行存储器最好特征,其制备工艺与超越SRAM和FLASH目前限制的CMOS可扩展工艺流相兼容。这将提供一个存储器件制备技术用于单独和嵌入式存储器。一个微处理器执行程序的能力受到处理器和存储器之间相互作用的限制,按比例缩小不会自动解决这个问题。目前进化的解决办法是增加微处理器的高速缓冲存储器,从而增加SRAM占据一个微处理器芯片的面积。这种趋势最终会导致网络信息吞吐率的下降。除了辅助电路维持存储数据,半导体存储器的挥发性需要慢存取的外部存储介质(例如,磁硬盘,光盘等)。因此,开发电存取高速、高密度非易失性存储器将启动计算机体系结构的一个革命。此开发将使得信息吞吐量显著增加,当纳米级CMOS器件完全实现时,其益处将超过按比例缩小带来的传统效益。一个相关挑战是在2018年后维持CMOS逻辑技术的按比例发展。当CMOS在未来10年按比例发展成熟时,继续性能提升